特許
J-GLOBAL ID：200903058953989577
半導体記憶装置およびそのワード線選択方法
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-032038
公開番号（公開出願番号）：特開平8-227598
出願日： 1995年02月21日
公開日（公表日）： 1996年09月03日
要約：
【要約】【目的】 ディスターブテストを外部に設けられたテスト装置の機能および精度に影響を受けることなく高速かつ柔軟に実行することのできる半導体記憶装置を提供する。【構成】 ディスターブモードコントロール回路(19)は、コントロール回路(18)からのディスターブモード指定信号の活性化時端子(8)のアドレス信号が所定の状態のときにディスターブモードを指定し、内部周期設定回路(20)を活性化する。内部周期設定回路(20)は活性化時に所定の周期を有するクロック信号を連続的に発生してコントロール回路(18)へ与える。コントロール回路(18)は、このディスターブモードコントロール回路からのモード検出信号と内部周期設定回路からのクロック信号に従って、内部アドレス発生回路(10)から順次クロック信号に同期して内部アドレス信号を発生させ、メモリアレイ(7)のワード線を選択する。
請求項（抜粋）：
行列状に配置される複数のメモリセルを含むメモリセルアレイ、動作モード指定信号に応答して、前記動作モード指定信号により予め定められた特定の動作モードが指定されたことを検出し、該検出結果を示すモード検出信号を発生するモード検出手段、前記モード検出手段からのモード検出信号の活性化時、所定の周期を有するクロック信号を連続的に繰返し発生するクロック発生手段、前記モード検出手段からのモード検出信号と前記クロック信号とに応答して、外部からのアドレス信号と独立な内部アドレス信号を前記クロック信号の周期で発生する内部アドレス発生手段、および前記クロック信号に同期して活性化され、活性化時前記内部アドレス発生手段からの内部アドレス信号に従って前記メモリセルアレイの行を選択する行選択手段を備える、半導体記憶装置。
IPC (3件)：
G11C 29/00 303
, G11C 29/00
, G01R 31/28
G11C 29/00 303 A
, G11C 29/00 303 F
, G01R 31/28 V
, G01R 31/28 B
