特許
J-GLOBAL ID：200903005197607812

半導体記憶装置

発明者：
野口 充宏

野口 充宏 について

, 
合田 晃

合田 晃 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (7件)： 鈴江 武彦 ,  村松 貞男 ,  坪井 淳 ,  橋本 良郎 ,  河野 哲 ,  中村 誠 ,  河井 将次
公報種別：公開公報
出願番号（国際出願番号）：特願2002-331974
公開番号（公開出願番号）：特開2004-165553
出願日： 2002年11月15日
公開日（公表日）： 2004年06月10日
要約：
【課題】ゲート後酸化膜を薄くしてMONOS メモリセルトランジスタ特有の短チャネル特性の悪化または消去速度を改善する。【解決手段】MONOS メモリにおいて、セルトランジスタのONO 積層膜の第1の絶縁膜4 は、シリコン酸化膜または電荷蓄積層5 よりも酸素組成の多いシリコン酸窒化膜からなる。ONO 積層膜の第2の絶縁膜(トップ絶縁膜)6 は、シリコン酸化膜または電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜、または、Al2 O3膜、ZrSiO 膜、HfSiO 膜、HfSiON膜、ZrSiON膜またはそれらの積層膜のいずれかからなる。ゲート側壁絶縁膜13は、ゲート電極8 に接する部分が、シリコンを含むゲート電極の酸化または酸窒化により形成されたシリコン酸化膜またはシリコン酸窒化膜からなり、ゲート電極側壁上での厚さb は、トップ絶縁膜のゲート電極中央下部分の厚さa よりも小さい。【選択図】 図1
請求項（抜粋）：
第1導電型の半導体領域と、 前記第1導電型の半導体領域上に選択的に形成され、電気的に情報を書込み消去可能なメモリセルトランジスタのソース領域およびドレイン領域となる第2導電型の不純物拡散層と、 前記半導体領域のうちで少なくとも前記ソース領域とドレイン領域との間の領域上に形成され、第1の絶縁膜、電荷蓄積層および第2の絶縁膜の三層を含む積層構造を有するゲート絶縁膜と、 前記第2の絶縁膜上に形成された制御ゲート電極と、 前記制御ゲート電極の前記ソース領域側およびドレイン領域側に形成されたゲート電極側壁と、 前記制御ゲート電極側壁上に形成された第3の絶縁膜と、 前記制御ゲート電極上の第3の絶縁膜の上に形成された第4の絶縁膜 とを具備し、 前記電荷蓄積層はシリコン窒化膜またはシリコン酸窒化膜からなり、 前記第1の絶縁膜は、シリコン酸化膜または前記電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜からなり、 前記第2の絶縁膜は、シリコン酸化膜または前記電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜、または、Al2 O3 膜、ZrSiO 膜、HfSiO 膜、HfSiON膜、ZrSiON膜またはそれらの積層膜のいずれかからなり、 前記第3の絶縁膜は、シリコン酸化膜または前記電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜からなり、 前記第4の絶縁膜は、前記第3の絶縁膜よりも窒素組成の多いシリコン酸窒化膜、シリコン窒化膜、またはアルミナ膜のいずれかからなり、 前記第3の絶縁膜の前記制御ゲート電極側壁上での厚さは、前記制御ゲート電極中央下の前記第2の絶縁膜の厚さよりも小さいことを特徴とする半導体記憶装置。
IPC (4件)：
H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792
FI (2件)：
H01L29/78 371 ,  H01L27/10 434
Fターム (38件)：
5F083EP18 ,  5F083EP22 ,  5F083EP76 ,  5F083EP77 ,  5F083ER03 ,  5F083ER11 ,  5F083ER19 ,  5F083ER27 ,  5F083HA02 ,  5F083HA10 ,  5F083JA02 ,  5F083JA04 ,  5F083JA05 ,  5F083JA06 ,  5F083JA14 ,  5F083JA15 ,  5F083JA19 ,  5F083JA32 ,  5F083JA35 ,  5F083JA36 ,  5F083JA37 ,  5F083JA39 ,  5F083KA02 ,  5F083PR05 ,  5F083PR12 ,  5F083PR36 ,  5F083PR43 ,  5F083PR53 ,  5F101BA45 ,  5F101BB02 ,  5F101BC02 ,  5F101BD33 ,  5F101BD34 ,  5F101BE07 ,  5F101BH05 ,  5F101BH09 ,  5F101BH15 ,  5F101BH21
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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