特許
J-GLOBAL ID：200903005254303612

超接合半導体素子

発明者：
永岡 達司

永岡 達司 について


出願人/特許権者：
富士電機デバイステクノロジー株式会社

富士電機デバイステクノロジー株式会社 について


代理人 (1件)： 酒井 昭徳
公報種別：公開公報
出願番号（国際出願番号）：特願2002-311509
公開番号（公開出願番号）：特開2004-146689
出願日： 2002年10月25日
公開日（公表日）： 2004年05月20日
要約：
【課題】不純物濃度が高い並列pn構造を有する超接合半導体素子において、オン抵抗を十分に低減することによって順電圧やオン抵抗と耐圧との間のトレードオフ関係を十分に改善すること。【解決手段】ソース電極12側からドレイン電極3側へ向かってそれぞれ伸びる複数のnドリフト領域1および複数のp+仕切り領域2が、それらの伸びる方向に交差する方向に交互に繰り返し接合され、かつオン状態のときに電流を流し、オフ状態のときに空乏化する並列pn接合層20を具備する超接合半導体素子において、nドリフト領域1の幅d1を広げ、p+仕切り領域2の幅d2を狭めることによって、nドリフト領域1の実効的な総不純物量を変えることなく、nドリフト領域1の不純物濃度を低くし、キャリア移動度の低下を防ぐことによって、オン抵抗を下げる。【選択図】 図1
請求項（抜粋）：
半導体素子の第1の主面側に形成された第1の電極と、半導体素子の第2の主面側に形成された第2の電極と、前記第1の電極と前記第2の電極との間に設けられた第1導電型低抵抗層と、前記第1の電極側から前記第2の電極側へ向かってそれぞれ伸びる複数の第1導電型半導体領域および複数の第2導電型半導体領域が、それらの伸びる方向に交差する方向に交互に繰り返し接合され、かつオン状態のときに電流を流し、オフ状態のときに空乏化する並列pn接合層と、を具備する超接合半導体素子において、 前記各第1導電型半導体領域の幅をd1[μm]とし、前記各第2導電型半導体領域の幅をd2[μm]とすると、d1+d2の値は36μm以下であり、かつd1>d2であることを特徴とする超接合半導体素子。
IPC (3件)：
H01L29/78 ,  H01L29/786 ,  H01L29/861
FI (8件)：
H01L29/78 652H ,  H01L29/78 653A ,  H01L29/78 655C ,  H01L29/78 616S ,  H01L29/78 301D ,  H01L29/91 D ,  H01L29/78 622 ,  H01L29/78 626Z
Fターム (23件)：
5F110AA07 ,  5F110AA11 ,  5F110CC02 ,  5F110DD05 ,  5F110GG02 ,  5F110HJ04 ,  5F110HJ30 ,  5F110HM02 ,  5F110HM12 ,  5F110HM14 ,  5F140AA25 ,  5F140AA30 ,  5F140AC21 ,  5F140AC23 ,  5F140AC24 ,  5F140AC36 ,  5F140BA01 ,  5F140BH14 ,  5F140BH18 ,  5F140BH30 ,  5F140BH41 ,  5F140BH47 ,  5F140BH49
引用特許：
審査官引用 (4件)
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