特許
J-GLOBAL ID：200903005797787474
PLL回路
発明者：
出願人/特許権者：
代理人 (1件)：
加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平10-034120
公開番号（公開出願番号）：特開平11-220388
出願日： 1998年01月30日
公開日（公表日）： 1999年08月10日
要約：
【要約】【課題】ジッタを低減するPLL回路の提供。【解決手段】位相比較回路1、ローパスフィルタ3、電圧制御発振回路4を備えたPLL回路において、位相比較回路1が所定時間内のロック信号を出力しないことを検出した際にシフト信号を出力するタイマ手段5と、シフト信号を入力とする毎に記憶内容を順次シフトして出力するシフト手段6と、を備え、前記電圧制御回路4は、制御電圧を入力とし、シフト手段の出力SW1〜SW5に応じて活性化され、出力周波数範囲を可変させる複数の定電流回路を備える。
請求項（抜粋）：
位相比較回路、低域通過フィルタ、電圧制御発振回路を含むPLL回路において、前記位相比較回路から所定時間内にロック信号が出力されないことを検出した際にシフト制御信号を出力する手段と、前記シフト制御信号を入力する毎に設定値を順次シフトして出力するシフト手段と、を備え、前記電圧制御発振回路は、前記低域通過フィルタの出力を制御電圧として入力し、前記シフト手段の出力に応じて出力電流範囲が切り替えられ、制御電圧対出力周波数特性を可変させる定電流回路を含むことを特徴とするPLL回路。
引用特許：
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