特許
J-GLOBAL ID：200903005802876081
半導体集積回路装置の製造方法および半導体集積回路装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平7-208037
公開番号（公開出願番号）：特開平9-055479
出願日： 1995年08月15日
公開日（公表日）： 1997年02月25日
要約：
【要約】【目的】 COB構造を有するDRAMにおけるビット線用の接続孔およびキャパシタ用の接続孔の合わせ余裕を小さくする。【構成】 COB構造を有するDRAMの製造方法において、ワード線WLおよびビット線BLをキャップ絶縁膜7a, 11aおよびサイドウォール7b, 11bで被覆しておいて、それらによって接続孔9a1,9b1,9b2 を自己整合的に規定した状態で穿孔する。
請求項（抜粋）：
半導体基板上に配線層を有する半導体集積回路装置の製造方法であって、以下の工程を有することを特徴とする半導体集積回路装置の製造方法。(a)半導体基板上に互いに隣接する複数の配線を形成する工程。(b)前記配線の上面および側面を窒化シリコンからなるキャップ絶縁膜および側壁絶縁膜によって被覆する工程。(c)前記半導体基板上に、前記窒化シリコンよりもエッチング速度の速い材料からなる上面の平坦な絶縁膜を形成して、前記キャップ絶縁膜および側壁絶縁膜を被覆する工程。(d)前記絶縁膜の上面に、その絶縁膜よりもエッチング速度の遅い材料からなるマスク膜を堆積した後、そのマスク膜のうち、前記互いに隣接する複数の配線間に位置する接続孔形成領域を開口する工程。(e)前記マスク膜の開口領域から露出する前記絶縁膜をエッチング除去することにより、前記キャップ絶縁膜および側壁絶縁膜によって自己整合的に規定される接続孔を形成する工程。
IPC (2件)：
H01L 27/108
, H01L 21/8242
H01L 27/10 621 C
, H01L 27/10 681 B
