特許
J-GLOBAL ID：200903037075209335
半導体記憶装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
土屋 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平4-179174
公開番号（公開出願番号）：特開平5-347389
出願日： 1992年06月12日
公開日（公表日）： 1993年12月27日
要約：
【要約】【目的】 メモリセルアレイ部と周辺回路部との段差を緩和して、微細な配線等を容易にパターニングすることができる様にする。【構成】 メモリセルを構成するキャパシタ11の上層に層間絶縁膜41を形成し、周辺回路部16のみを覆うレジスト42をマスクにすると共に、メモリセルアレイ部15の全体を覆うプレート電極13をストッパにして、層間絶縁膜41をウエットエッチングする。このため、キャパシタ11を形成したことに起因するメモリセルアレイ部15と周辺回路部16との段差が、周辺回路部16にのみ残した層間絶縁膜41によって緩和される。
請求項（抜粋）：
メモリセルアレイ部と周辺回路部とを有しており、トランジスタとキャパシタとでメモリセルが構成されている半導体記憶装置の製造方法において、前記キャパシタの上層に層間絶縁膜を形成する工程と、前記周辺回路部のみを覆う第1のマスク層をマスクにして前記メモリセルアレイ部の前記層間絶縁膜を除去する工程とを有する半導体記憶装置の製造方法。
IPC (3件)：
H01L 27/108
, H01L 21/302
, H01L 27/04
H01L 27/10 325 C
, H01L 27/10 325 V
