半導体装置の製造方法

発明者： , , , ,
出願人/特許権者：
代理人 (1件)：野口繁雄
公報種別：公開公報
出願番号（国際出願番号）：特願平11-324850
公開番号（公開出願番号）：特開2001-144188
出願日： 1999年11月16日
公開日（公表日）： 2001年05月25日
要約：

【要約】【課題】電圧依存性の小さい2層ポリシリコン容量素子としきい値のばらつきの小さいMOSトランジスタを混載する半導体装置の製造方法を提供する。【解決手段】 LOCOS膜7を形成し(A)、犠牲酸化膜29とシリコン窒化膜30を形成し(B)、ポリシリコン膜31を堆積し(C)、シリコン窒化膜30によってMOSトランジスタ領域へのリンの拡散を防止しつつ、ポリシリコン膜31に高濃度にリンを導入した後、ポリシリコン膜31により下部電極31aを形成する(D)。シリコン窒化膜30を除去し、犠牲酸化膜29越しにMOSトランジスタ領域にしきい値制御用の不純物を注入した後、犠牲酸化膜29を除去し(E)、層間絶縁膜33とシリコン酸化膜35を同時に形成し(F)、その上からポリシリコン膜37を堆積し(G)、ポリシリコン膜37により上部電極37aとゲート電極パターン37bを同時に形成する。

請求項（抜粋）：

同一基板上に少なくともMOSトランジスタとポリシリコン-層間絶縁膜-ポリシリコン構造からなる容量素子とを含む半導体装置を製造する方法において、以下の工程(A)から工程(D)によって容量素子を形成することを特徴とする半導体装置の製造方法。(A)MOSトランジスタ領域上を覆い、素子分離領域に開口をもつ耐酸化性の素子分離用パターニング膜を用いて素子分離領域を形成した後、前記素子分離用パターニング膜を残した状態で、半導体基板上に、前記容量素子を構成する下部電極用の第1のポリシリコン膜を形成する工程、(B)前記第1のポリシリコン膜に不純物の導入及びパターニングを施して、前記素子分離領域上に前記容量素子の下部電極を形成する工程、(C)前記下部電極の表面に、前記容量素子を構成する層間絶縁膜を形成する工程、(D)前記下部電極上に前記層間絶縁膜を介して第2のポリシリコン膜からなる前記容量素子の上部電極を形成する工程。

IPC (4件)：

H01L 21/8234 , H01L 27/06 , H01L 27/04 , H01L 21/822

FI (2件)：

H01L 27/06 102 A , H01L 27/04 C

Fターム (20件)：

5F038AC03 , 5F038AC05 , 5F038AC15 , 5F038AC18 , 5F038AV06 , 5F038EZ13 , 5F038EZ15 , 5F038EZ16 , 5F038EZ20 , 5F048AA07 , 5F048AA09 , 5F048AC10 , 5F048BB05 , 5F048BB14 , 5F048BD04 , 5F048BG12 , 5F048DA09 , 5F048DA18 , 5F048DA19 , 5F048DB04

引用特許：

出願人引用 (5件)

特開平2-213158
特開平4-045568
特開平4-122063

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