特許
J-GLOBAL ID：200903006584534986

半導体メモリ

発明者：
斉藤 栄俊

斉藤 栄俊 について

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加藤 秀雄

加藤 秀雄 について

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栗山 正男

栗山 正男 について

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本多 泰彦

本多 泰彦 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願2000-065398
公開番号（公開出願番号）：特開2001-052495
出願日： 2000年03月09日
公開日（公表日）： 2001年02月23日
要約：
【要約】【課題】 複数カラム不良やセルアレイのカラム方向境界領域の不良に対する効果的な救済を可能とした半導体メモリを提供する。【解決手段】 メモリセルアレイ101に対してその不良ビット線を置換するための複数カラムの冗長セルアレイ201を備える。メモリセルアレイ101のセンスアンプ回路103とは別に各冗長セルアレイ201に冗長センスアンプ回路105を備える。不良アドレス記憶回路108は、メモリセルアレイ101の不良アドレスとこれに対応するデータの入出力がなされるべき入出力端子及び、この入出力端子に対応して置換されるべき冗長セルアレイのなかのカラムセット番号を記憶する。アドレス比較回路109により入力アドレスと不良アドレスの一途検出がなされる。その一致検出出力により制御されてセンスアンプ回路104の中の不良アドレス対応のものと冗長センスアンプ回路105のなかのセット番号により選択されたものとを切り換えてデータ入出力バッファ113に接続するスイッチ回路112を備える。
請求項（抜粋）：
電気的書き換え可能な不揮発性メモリセルを配列してなるメモリセルアレイと、このメモリセルアレイの不良ビット線を救済するための複数カラムの冗長セルアレイと、前記メモリセルアレイのメモリセルを選択するデコード回路と、前記メモリセルアレイの読出しデータを検知し、書き込みデータをラッチする複数のセンスアンプ回路と、各センスアンプ回路と対応するデータ入出力端子の間に設けられたデータ入出力バッファと、前記メモリセルアレイの不良アドレス、この不良アドレスに対応するデータの入出力がなされるべき入出力端子及び、この入出力端子に対応して置換されるべき前記冗長セルアレイのなかの複数カラムのセット番号を記憶する不良アドレス記憶回路と、前記複数カラムの冗長セルアレイの読出しデータを検知し、書込みデータをラッチする複数の冗長センスアンプ回路と、入力されたアドレスと前記不良アドレス記憶回路に保持された不良アドレスの一致を検出するアドレス比較回路と、このアドレス比較回路の一致検出出力により制御されて前記複数のセンスアンプ回路の中の不良アドレス対応のセンスアンプ回路と前記複数の冗長センスアンプ回路のなかの前記セット番号により選択されたセンスアンプ回路とを切り換えて前記データ入出力バッファに接続するスイッチ回路とを有することを特徴とする半導体メモリ。
IPC (3件)：
G11C 29/00 603 ,  G11C 29/00 ,  G11C 16/06
FI (4件)：
G11C 29/00 603 F ,  G11C 29/00 603 J ,  G11C 29/00 603 Z ,  G11C 17/00 639 A
Fターム (12件)：
5B025AD13 ,  5B025AE08 ,  5L106AA10 ,  5L106CC04 ,  5L106CC05 ,  5L106CC16 ,  5L106CC17 ,  5L106EE02 ,  5L106FF04 ,  5L106FF05 ,  5L106GG00 ,  5L106GG05
引用特許：
審査官引用 (2件)

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