半導体記憶装置

発明者：
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-329532
公開番号（公開出願番号）：特開平10-172294
出願日： 1996年12月10日
公開日（公表日）： 1998年06月26日
要約：

【要約】【課題】チップサイズの大幅な増大を招かずに、不良救済効率の高いカラムリダンダンシ方式を備えた半導体記憶装置を提供する。【解決手段】オーバー・レイドDQバス型のDRAMに関し、ロウデコーダ24の上側にある8個のセルアレイブロック群をセルアレイブロック群10-1とし、ロウデコーダの下側にある8個のセルアレイブロック群をセルアレイブロック群10-2とする。セルアレイブロック群10-1,10-2それぞれに隣接して、スペアカラム群11-1,11-2が設けられている。DQバッファ13-1(13-1(0) 〜(31)),13-2(13-2(0) 〜(31))の出力を各対応して受ける64個のマルチプレクサそれぞれを3対1マルチプレクサ34(34-0〜63)で構成しており、セルアレイブロック群10-1の不良カラムをスペアカラム群11-1,11-2の双方どちらでも置換可能とした。

請求項（抜粋）：

メモリセルを行、列方向にマトリクス状に配置してなる第1のメモリセルアレイと、メモリセルを行、列方向にマトリクス状に配置してなり、前記第1のメモリセルアレイと同時に活性化される第2のメモリセルアレイと、前記第1および第2のメモリセルアレイにそれぞれ隣接する第1および第2のスペアメモリセル列群と、前記第1および第2のメモリセルアレイに対応して列方向に設けられる複数のデータ線と、前記第1および第2のスペアメモリセル列群にそれぞれ対応して、列方向に設けられ、前記データ線と置き換えられる少なくとも1本の第1および第2のスペアデータ線と、前記第1および第2のメモリセルアレイ中の不良メモリセルに対応するデータ線のアドレスを記憶し、外部アドレス信号が入力されると、この外部アドレス信号に対応する前記データ線と前記第1もしくは第2のスペアデータ線とを選択制御するための制御信号を送出する制御回路と、前記制御信号に基づき、前記外部アドレスに対応し前記第1もしくは第2のスペアデータ線と置き換えを行なっていないデータ線と、前記外部アドレスに対応したデータ線と置き換えを行なった第1もしくは第2のスペアデータ線とを選択して前記外部アドレス信号に応じたメモリセルのデータを送出する選択制御回路とを具備し、前記データ線は前記第1および第2いずれのスペアデータ線とも置き換え可能であることを特徴とする半導体記憶装置。

IPC (2件)：

G11C 29/00 603 , G11C 11/401

FI (2件)：

G11C 29/00 603 F , G11C 11/34 371 D

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