特許

J-GLOBAL ID：200903006960849047

不揮発性半導体記憶装置及びその製造方法

発明者： 加藤 淳一 ,  藤本 裕雅 ,  堀 敦 ,  小田中 紳二 ,  小椋 正気
出願人/特許権者： 松下電器産業株式会社 ,  ヘイロー エルエスアイ デザイン アンド デバイステクノロジー インコーポレイテッド
代理人 (1件)： 前田 弘 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-242985
公開番号（公開出願番号）：特開2001-057394
出願日： 1999年08月30日
公開日（公表日）： 2001年02月27日
要約：

【要約】【課題】 データの書き込み速度の向上又は書き込み電圧の低減を図れるようにする。【解決手段】 メモリセル1は、半導体基板10の上部であって、制御ゲート電極13に対する浮遊ゲート電極16側の領域に形成されたn型のドレイン領域17と制御ゲート電極13に対する浮遊ゲート電極16と反対側の領域に形成されたn型のソース領域18とを有している。ドレイン領域17は、浮遊ゲート電極16と基板面に垂直方向に重なる重なり部分2を持つエクステンション部17aと、浮遊ゲート電極16とほとんど重なり部分2を持たないドレイン領域本体部17bとから構成されている。エクステンション部のゲート長方向の不純物濃度はほぼ一定で且つドレイン領域本体部17bの不純物濃度よりも小さく設定されている。

請求項（抜粋）：

基板に形成された第1導電型の半導体領域と、前記半導体領域上に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成された制御ゲート電極と、前記制御ゲート電極におけるゲート長方向の一側面に形成された第2の絶縁膜と、前記半導体領域上に前記第2の絶縁膜と接触するように形成され、前記制御ゲート電極と容量結合される浮遊ゲート電極と、前記半導体領域における前記制御ゲート電極に対して前記浮遊ゲート電極側の領域に形成された第2導電型のドレイン領域と、前記半導体領域における前記制御ゲート電極に対して前記浮遊ゲート電極と反対側の領域に形成された第2導電型のソース領域とを備え、前記浮遊ゲート電極と前記ドレイン領域とは、基板面に対して垂直方向に互いに重なり合う重なり部分を有し、前記ドレイン領域における前記重なり部分の不純物濃度は、ゲート長方向に沿ってほぼ均一であることを特徴とする不揮発性半導体記憶装置。

IPC (4件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434

Fターム (39件)：

5F001AA21 ,  5F001AA32 ,  5F001AA43 ,  5F001AA62 ,  5F001AB03 ,  5F001AB09 ,  5F001AB30 ,  5F001AC02 ,  5F001AC06 ,  5F001AC62 ,  5F001AD15 ,  5F001AD18 ,  5F001AD23 ,  5F001AD41 ,  5F001AD52 ,  5F001AE02 ,  5F001AE08 ,  5F001AF06 ,  5F001AG07 ,  5F001AG12 ,  5F083EP14 ,  5F083EP26 ,  5F083EP30 ,  5F083EP55 ,  5F083EP62 ,  5F083EP63 ,  5F083EP64 ,  5F083ER02 ,  5F083ER05 ,  5F083ER09 ,  5F083ER14 ,  5F083ER15 ,  5F083ER17 ,  5F083ER22 ,  5F083GA01 ,  5F083GA22 ,  5F083JA04 ,  5F083PR29 ,  5F083PR36

引用特許：

審査官引用 (4件)

• 特開昭62-136880
  
• サイドウオ-ルスプリットゲ-トフラッシュトランジスタの集積方法
  公報種別：公開公報   出願番号：特願平11-311250   出願人：ヘイロエルエスアイデザインアンドディヴァイステクノロジーインコーポレイテッド
• 低電圧EEPROM/NVRAMトランジスターとその製造方法
  公報種別：公開公報   出願番号：特願平10-051220   出願人：小椋正気
• 特開昭62-136880