特許

J-GLOBAL ID：200903007350663045

半導体記憶装置

発明者： 小杉 龍一
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-012860
公開番号（公開出願番号）：特開平9-204779
出願日： 1996年01月29日
公開日（公表日）： 1997年08月05日
要約：

【要約】【課題】 データバス配線のレイアウト面積が低減された半導体記憶装置を提供する。【解決手段】 データ読出時、読出データは第1のパルス信号でデータラッチ123にラッチされ、第2のパルス信号で入出力バッファ接続トランスファーゲート131と入出力線共有ビット線選択トランスファーゲートとがオンして、入出力線共有ビット線対141を介してデータ入出力バッファ129に転送される。データ書込時、第1のパルス信号で入出力バッファ接続ゲート131と入出力線共有ビット線選択トランスファーゲート137とがオンして、書込データは入出力線共有ビット線対141を介してデータラッチ123にラッチされ、第2のパルス信号で所望のメモリセルMCxに書込まれる。

請求項（抜粋）：

入出力バッファと、複数のビット線と、入出力線と、各々が、前記複数のビット線の1つに対応して設けられ、前記複数のビット線と前記入出力線との間に接続された複数のコラム選択ゲートと、前記入出力線に接続されデータをラッチするデータラッチと、を備え、前記複数のビット線は、入出力線共有ビット線を含み、前記複数のコラム選択ゲートは、前記入出力線共有ビット線に接続された入出力線共有ビット線選択ゲートを含み、前記入出力バッファと前記入出力線共有ビット線との間に接続された入出力バッファ接続ゲートと、データ読出時には、入力されたコラムアドレス信号に対応する前記コラム選択ゲートを第1のタイミングでオンし、前記第1のタイミングでオンした前記コラム選択ゲートを前記第1のタイミングよりも遅い第2のタイミングでオフする第1のゲート制御手段と、データ読出時には、前記入出力線共有ビット線選択ゲートと前記入出力バッファ接続ゲートとを前記第2のタイミングよりも遅い第3のタイミングでオンし、データ書込時には、前記入出力バッファ接続ゲートと前記入出力線共有ビット線選択ゲートとを第4のタイミングでオンし、前記入出力バッファ接続ゲートと入出力線共有ビット線選択ゲートとを前記第4のタイミングよりも遅い第5のタイミングでオフする第2のゲート制御手段と、をさらに備え、前記第1のゲート制御手段は、データ書込時には、入力されたコラムアドレス信号に対応する前記コラム選択ゲートを前記第5のタイミングよりも遅い第6のタイミングでオンする半導体記憶装置。

IPC (2件)：

G11C 11/41 ,  G11C 11/413

FI (2件)：

G11C 11/34 345 ,  G11C 11/34 J

引用特許：

出願人引用 (2件)

• 半導体メモリ装置
  公報種別：公開公報   出願番号：特願平4-102823   出願人：シャープ株式会社
• 半導体集積回路
  公報種別：公開公報   出願番号：特願平5-225536   出願人：株式会社沖マイクロデザイン宮崎, 沖電気工業株式会社