特許
J-GLOBAL ID：200903007366018182

半導体装置の製造方法

発明者：
大井 明彦

大井 明彦 について


出願人/特許権者：
富士電機デバイステクノロジー株式会社

富士電機デバイステクノロジー株式会社 について


代理人 (1件)： 酒井 昭徳
公報種別：公開公報
出願番号（国際出願番号）：特願2004-356579
公開番号（公開出願番号）：特開2006-060184
出願日： 2004年12月09日
公開日（公表日）： 2006年03月02日
要約：
【課題】トレンチゲート構造を有する半導体装置を製造する際に、トレンチ内に埋め込まれる層間絶縁膜の、トレンチ内での落ち込み量を極めて小さくすること。【解決手段】素子外周部にフィールド酸化膜11を形成し、素子活性部にpウェル領域3よりも深いトレンチ4を形成する。ゲート酸化膜7を形成し、ゲート電極8となるポリシリコンを堆積して、トレンチ4内のゲート酸化膜7の内側領域をポリシリコン膜で埋める。素子活性部においてポリシリコン膜がn型基板100の主面よりも下になるまで、ポリシリコン膜をエッチバックする。シリコン窒化膜13を形成し、その上に層間絶縁膜10を形成する。シリコン窒化膜13の、フィールド酸化膜11上の部分をストッパーとして化学的機械研磨を行い、層間絶縁膜10の表面を平坦化する。【選択図】 図1
請求項（抜粋）：
第1導電型シリコン基板の主面に、素子外周部のフィールド酸化膜を形成する工程と、 前記フィールド酸化膜に囲まれる素子活性部の、前記主面側の領域に、第2導電型半導体領域を形成する工程と、 素子活性部内に前記第2導電型半導体領域を貫通するトレンチを形成する工程と、 前記トレンチの内側に酸化膜を形成する工程と、 素子活性部および素子外周部にポリシリコンを堆積して、前記トレンチ内の前記酸化膜の内側領域をポリシリコン膜で埋める工程と、 素子活性部において前記ポリシリコン膜が前記主面よりも下になるまで、前記ポリシリコン膜をエッチバックする工程と、 少なくとも、エッチバック後に前記フィールド酸化膜上に残った前記ポリシリコン膜、またはエッチバック後に前記フィールド酸化膜上に残った前記ポリシリコン膜の表面の酸化膜の上に、シリコン窒化膜を形成する工程と、 前記シリコン窒化膜上に絶縁膜を形成する工程と、 化学的機械研磨法により前記絶縁膜の表面を平坦化する工程と、 素子活性部において前記絶縁膜が前記主面よりも下になるまで、平坦化された前記絶縁膜をエッチバックする工程と、 を含むことを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 29/78 ,  H01L 29/06 ,  H01L 21/336
FI (4件)：
H01L29/78 653C ,  H01L29/78 652P ,  H01L29/78 658G ,  H01L29/78 658F
引用特許：
出願人引用 (3件) 審査官引用 (4件)
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