特許

J-GLOBAL ID：200903007626274838

CMOSトランジスタ

発明者： 佐野 功
出願人/特許権者： 富士電機株式会社
代理人 (1件)： 山口 巖
公報種別：公開公報
出願番号（国際出願番号）：特願平8-001923
公開番号（公開出願番号）：特開平9-191054
出願日： 1996年01月10日
公開日（公表日）： 1997年07月22日
要約：

【要約】【課題】チップ面積の増大を抑えつつ、CMOSトランジスタのラッチアップ耐量を改善する。【解決手段】pウェル領域3内のnソース領域7を分断するように、ゲート電極6と平行な最小幅のストライプ状でpウェル領域3とVSS電極1とを接続するp短絡領域8を設け、寄生npnトランジスタ62のベース抵抗を下げる。また、nソース領域17の一部に、一定間隔で短冊状のゲート電極6と直角方向にnソース領域17を分断するp短絡領域18を設けてもよい。

請求項（抜粋）：

第一導電型半導体層の表面層に形成された第二導電型ウェル領域と、その第二導電型ウェル領域の表面層に形成されたともにストライプ状の第一導電型ソース領域および第一導電型ドレイン領域と、第一導電型ソース領域と第一導電型ドレイン領域の間の第二導電型ウェル領域の表面上にゲート酸化膜を介して形成されたゲート電極と、第一導電型ソース領域に接触して設けられたソース電極と、第一導電型ドレイン領域に接触して設けられたドレイン電極とを有するCMOSトランジスタにおいて、第一導電型ソース領域内に第二導電型ウェル領域とソース電極とを接続する第二導電型短絡領域を有することを特徴とするCMOSトランジスタ。

IPC (2件)：

H01L 21/8238 ,  H01L 27/092

引用特許：

審査官引用 (2件)

• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平5-276685   出願人：三菱電機株式会社
• 半導体装置
  公報種別：公開公報   出願番号：特願平5-261586   出願人：日本テキサス・インスツルメンツ株式会社