特許
J-GLOBAL ID：200903007665501582
半導体装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (3件)：
伊藤 洋二
, 三浦 高広
, 水野 史博
公報種別：公開公報
出願番号（国際出願番号）：特願2005-015633
公開番号（公開出願番号）：特開2006-203131
出願日： 2005年01月24日
公開日（公表日）： 2006年08月03日
要約：
【課題】 パワー素子において、オン電圧の低減および高サージ耐量を両立する。【解決手段】 エミッタとして機能するソース層を、1stエミッタN+型ソース層5および2ndエミッタN+型ソース層6で構成する。そして、2ndエミッタN+型ソース層6が形成されている場所において、電極10が2ndエミッタN+型ソース層6を覆うことで、電極10と2ndエミッタN+型ソース層6とが接触する面の面積を確保し、コンタクト抵抗(オン電圧)を低減する。また、ボディP型層4を高濃度で形成した後、2ndエミッタN+型ソース層6を形成することで、ボディP型層4の抵抗を高め、サージ耐量を確保する。【選択図】 図1
請求項（抜粋）：
半導体基板(1)と、
前記半導体基板上に形成された第1導電型のドリフト層(2)と、
前記ドリフト層の上に形成された第2導電型のチャネル層(3)と、
前記チャネル層の上に形成された第1導電型の第1ソース層(5)と、
前記チャネル層のうち前記ドリフト層と前記第1ソース層との間に位置する部分をチャネル領域として、このチャネル領域から前記第1ソース層よりも離れた位置において、前記チャネル層よりも濃度が高く設定された第2導電型のボディ層(4)と、
前記チャネル領域の表面に形成されたゲート絶縁膜(8)と、
前記ゲート絶縁膜の上に形成されたゲート層(9)とを有してなり、
前記ボディ層の表層部において、前記第1ソース層と電気的に接続されると共に、前記第1ソース層よりも浅い第1導電型の第2ソース層(6)が設けられていることを特徴とする半導体装置。
IPC (2件)：
FI (4件)：
H01L29/78 652B
, H01L29/78 652D
, H01L29/78 653C
, H01L29/78 655A
