特許

J-GLOBAL ID：200903090582947060

半導体装置およびその製造方法

発明者： 竹森 俊之 ,  糸井 正人 ,  渡辺 祐司
出願人/特許権者： 新電元工業株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願2002-106233
公開番号（公開出願番号）：特開2003-303967
出願日： 2002年04月09日
公開日（公表日）： 2003年10月24日
要約：

【要約】【課題】 小型化を図ることが容易な半導体装置およびその製造方法を提供すること。【解決手段】 半導体装置100は、ゲートトレンチ109とソーストレンチ110とを直角に交差させて形成している。また、ゲートトレンチ109およびソーストレンチ110は、それぞれ所定の間隔をおいて平行に多数形成されており、半導体装置100を平面的に見たときに、これらのトレンチが格子模様を呈するように配置されている。ソーストレンチ110は、P型ボディ層103よりも浅く形成され、ゲートトレンチ109と交差する部位においてはゲート絶縁膜106によって分断されている。

請求項（抜粋）：

第1導電型の第1の導電層を形成した半導体基板と、前記第1の導電層に積層させて形成してなる第1導電型の第2の導電層と、前記第2の導電層を開口させて形成してなる第1の溝と、前記第1の主面を開口するとともに、その開口の延びる方向が前記第1の溝の開口の延びる方向と交差するように形成してなる第2の溝と、前記半導体基板の第1の主面に露出するとともに、前記第1の溝および前記第2の溝の側面に露出し、かつ前記第2の導電層よりも浅くなるように形成してなる第1導電型とは反対型の第2導電型の第1の導電領域と、前記第2の溝の底面に露出するように形成してなる第2導電型の第2の導電領域と、前記第1の溝の側面および底面上に形成してなるゲート絶縁膜と、前記第1の溝内に形成した前記ゲート絶縁膜の側面および底面上に形成してなるゲート電極膜と、少なくとも前記第2の溝の側面および底面上に形成してなるソース電極膜を有することを特徴とする半導体装置。

IPC (5件)：

H01L 29/78 653 ,  H01L 29/78 652 ,  H01L 29/78 655 ,  H01L 21/336 ,  H01L 29/41

FI (6件)：

H01L 29/78 653 C ,  H01L 29/78 652 F ,  H01L 29/78 653 B ,  H01L 29/78 655 A ,  H01L 29/44 L ,  H01L 29/78 658 F

Fターム (7件)：

4M104AA01 ,  4M104BB01 ,  4M104BB40 ,  4M104CC05 ,  4M104FF01 ,  4M104GG09 ,  4M104GG18

引用特許：

審査官引用 (4件)

• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平11-186546   出願人：株式会社東芝
• 特開平3-109775
  
• MOS型半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平8-326269   出願人：富士電機株式会社
• 絶縁ゲート型半導体装置
  公報種別：公開公報   出願番号：特願平6-204968   出願人：三菱電機株式会社