特許
J-GLOBAL ID：200903007781659959
マイクロプロセッサ
発明者：
,
出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-155830
公開番号（公開出願番号）：特開平11-073318
出願日： 1998年06月04日
公開日（公表日）： 1999年03月16日
要約：
【要約】【課題】 複数の命令を並列実行することができ、かつプログラミングの容易な高性能マイクロプロセッサを提供する。【解決手段】 第2の演算処理ユニット3b及び演算実行ユニット8cと並列に命令発行ユニット2に接続された第1の演算処理ユニット3aの中に、アドレス生成部5aと、命令バッファ6aと、命令デコーダ7aと、演算実行ユニット8aと、データメモリ4aと、フラグレジスタ20aとを設ける。命令デコーダ7aは、命令バッファ6aから読み出した命令をデコードし、該デコードした命令が繰り返し開始命令である場合には、該命令内に含まれる繰り返し回数を抽出し、該繰り返し回数をアドレス生成部5aへ伝える。アドレス生成部5aは、命令バッファ6aへ読み出しアドレスを順次供給しながら、繰り返し処理の実行及び終了を制御する。
請求項（抜粋）：
複数の命令を並列実行することができるマイクロプロセッサであって、複数の演算処理ユニットと、前記複数の演算処理ユニットの各々で実行されるべき複数の命令を格納するための命令メモリと、前記命令メモリから命令をフェッチし、かつ該フェッチした命令を前記複数の演算処理ユニットのうちの対応する演算処理ユニットへ供給するための命令発行ユニットとを備え、前記複数の演算処理ユニットのうちの少なくとも1個の特定の演算処理ユニットは、前記命令発行ユニットから供給された複数の命令を格納するための命令バッファと、前記命令バッファから読み出された命令をデコードするための命令デコーダと、前記命令デコーダによるデコードの結果に応じた演算を実行するための演算実行ユニットと、前記命令発行ユニットから受け取った制御信号に応じて前記命令バッファの書き込みアドレスを生成し、かつ前記命令デコーダから受け取った制御信号に応じて前記命令バッファの読み出しアドレスを生成するためのアドレス生成部とを有することを特徴とするマイクロプロセッサ。
IPC (3件)：
G06F 9/38 370
, G06F 7/00
, G06F 9/30 310
G06F 9/38 370 X
, G06F 9/30 310 E
, G06F 7/00 D
