特許
J-GLOBAL ID：200903007870719167
情報処理装置および該装置用のROMイメージ生成装置
発明者：
,
,
出願人/特許権者：
代理人 (1件)：
小笠原 史朗
公報種別：公開公報
出願番号（国際出願番号）：特願2003-431178
公開番号（公開出願番号）：特開2005-190201
出願日： 2003年12月25日
公開日（公表日）： 2005年07月14日
要約：
【課題】 メインプログラムをNAND型フラッシュメモリに格納する情報処理装置において、ブートストラッププログラムをNOR型フラッシュメモリに格納すると、システムのコストが高くなる。【解決手段】 電源投入後、転送装置14は、第1の記憶装置11に格納された、第1の誤り検査符号114付きのブートストラッププログラム111を検出し、誤り検出/訂正処理を施して第2の記憶装置12に転送する。転送が正常に完了した場合、CPU10は、第2の記憶装置12上のブートストラッププログラム111を実行することにより、第2の誤り検査符号115付きのメインプログラム112に誤り検出/訂正処理を施して第3の記憶装置13に転送し、第3の記憶装置13上のメインプログラム112に分岐する。これにより、NOR型フラッシュメモリを使用せずに、システムブートを行える。【選択図】 図1
請求項（抜粋）：
不揮発性の記憶装置に格納されたプログラムを用いてシステムブートを行う情報処理装置であって、
CPUと、
前記CPUによって実行されるプログラムとして、第1の検査符号付きのブートストラッププログラムと、前記第1の検査符号とは異なる方法で求めた第2の検査符号付きのメインプログラムとを格納する不揮発性の第1の記憶装置と、
前記第1の記憶装置に格納されたプログラムを読み出す転送装置であって、システムブート時に、前記ブートストラッププログラムを前記第1の記憶装置から読み出し、前記第1の検査符号に基づく誤り検出/訂正処理を施して、前記第2の記憶装置に転送する転送装置と、
前記第1の記憶装置から読み出したプログラムを格納する揮発性の第2の記憶装置と、
前記ブートストラッププログラムの転送が完了するまで、前記CPUの動作を抑制するCPU制御装置とを備えた、情報処理装置。
IPC (3件)：
G06F9/445
, G06F11/10
, G06F12/16
G06F9/06 610K
, G06F11/10 330K
, G06F11/10 330Q
, G06F12/16 310R
, G06F12/16 320F
5B001AB01
, 5B001AB02
, 5B001AC03
, 5B001AD03
, 5B018GA02
, 5B018GA06
, 5B018HA15
, 5B018KA02
, 5B018KA15
, 5B018MA23
, 5B018NA06
, 5B018QA14
, 5B018QA15
, 5B018RA01
, 5B018RA02
, 5B018RA12
, 5B076AA01
, 5B076BB12
, 5B076CA01
, 5B076CA03
, 5B076EB02
出願人引用 (1件)
審査官引用 (8件)
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