少なくとも2つのレジスタ付き処理ユニットを有するシステムにおいてエラーを除去する装置および方法

発明者： , , , ,
出願人/特許権者：
代理人 (3件)：亀谷美明 , 金本哲男 , 萩原康司
公報種別：公表公報
出願番号（国際出願番号）：特願2008-540553
公開番号（公開出願番号）：特表2009-516277
出願日： 2006年10月18日
公開日（公表日）： 2009年04月16日
要約：

少なくとも2つのレジスタ付き処理ユニット(101、102)を有するシステム(100、400)においてエラーを除去する装置(120)が記載される。その際、レジスタはデータを保持するために構成されている。装置は、レジスタに格納されるデータの比較によって、不一致と、不一致に基づいてエラーとが特定可能であるように設けられている比較手段(126)を有している。さらに、少なくとも1つのシャドウレジスタ(121、122)は、レジスタのデータに該当するデータが内部に格納可能であるように設けられており、エラーの特定の際に少なくとも1つのシャドウレジスタ(121、122)のデータに基づいて、少なくとも1つのレジスタで正常なデータを復旧するための手段が設けられている。本装置によって、マルチコアプロセッサ(100)の信頼性が改善される。

請求項（抜粋）：

少なくとも2つのレジスタ付き処理ユニット(101、102)を有するシステム(100、400)においてエラーを除去する装置(120)であって、その際前記レジスタはデータを保持するために構成されており、前記レジスタに格納されるデータの比較によって、不一致と、前記不一致に基づいたエラーとが特定可能であるように設けられた比較装置を備える、エラーを除去する装置において、レジスタのデータに該当するデータが内部に格納可能であるように設けられた少なくとも1つのシャドウレジスタ(121、122)と、エラーの特定の際に前記少なくとも1つのシャドウレジスタ(121、122)のデータに基づいて少なくとも1つのレジスタにエラーの無いデータを復旧するための手段と、を含むこと特徴とする、少なくとも2つのレジスタ付き処理ユニット(101、102)を有するシステム(100、400)においてエラーを除去するための装置(120)。

IPC (2件)：

G06F 11/18 , G06F 9/34

FI (2件)：

G06F11/18 310C , G06F9/34 380

Fターム (6件)：

5B033FA01 , 5B033FA18 , 5B034AA02 , 5B034CC01 , 5B034DD01 , 5B034DD05

引用特許：

審査官引用 (5件)

制御装置およびプロセッサ
公報種別：公開公報出願番号：特願平4-342519 出願人：株式会社日立製作所
FPGAのソフトエラー補正方法
公報種別：公開公報出願番号：特願2004-046267 出願人：富士通株式会社
マルチプロセッシングの方法及びシステム
公報種別：公開公報出願番号：特願2002-042057 出願人：インターナショナル・ビジネス・マシーンズ・コーポレーション

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