特許
J-GLOBAL ID：200903008075816975

近接ビットプリチャージを伴うフラッシュEPROMアレイの仮想接地読み出しのためのソース側センス方法

発明者：
ポー-リン チェン

ポー-リン チェン について

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マイケル エイ. バンブスカーク

マイケル エイ. バンブスカーク について

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ユ サン

ユ サン について


出願人/特許権者：
アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド について


代理人 (3件)： 鈴木 正剛 ,  佐野 良太 ,  村松 義人
公報種別：公表公報
出願番号（国際出願番号）：特願2003-562937
公開番号（公開出願番号）：特表2005-516331
出願日： 2002年12月17日
公開日（公表日）： 2005年06月02日
要約：
仮想接地フラッシュメモリ(640)動作のためのフラッシュメモリセル(866)の論理状態の指示(679)を生成するためのシステム(600,800)が開示される。このシステム(600,800)は、読み出し動作の際に、センスされるセル(866)に近接するセル(856)のソース端子(857)にかかるビット線(850)にソース端子電位(859)(例えば、およそ0ボルト、または接地電位)を印加、維持することができるビット線プリチャージおよびホールド回路(660,855)を含み、前記印加されるソース端子電圧は、前記センスの対象となる選択されたメモリセル(866)のソース端子ビット線(860)に印加される前記ビット線仮想接地電圧(869)に実質的に等しい。システム(600,800)はまた、センス対象となる選択されたメモリセル(866)のドレイン端子(868)に対するドレイン端子電圧(615,815)を生成することができるドレインビット線回路(650,875)を含む。システム(600,800)はさらに、センスの対象となるメモリセル(866)のビット線(860,870)と近接するセル(856)のビット線(850)とを選択することができる選択ビット線デコード回路(652)と、メモリ読み出し動作の際に、前記センスの対象となる選択されたメモリセル(866)のソース端子(867)にかかるビット線においてコアセル電流(675)をセンスし、近接するセルへの電荷共有漏れ電流の影響を実質的に受けない、前記フラッシュメモリセルの論理状態の指示(679)を生成することができるコアセルセンス回路(695、890)とを含む。
請求項（抜粋）：
仮想接地フラッシュメモリ構造のためのフラッシュメモリセルの論理状態の指示を生成するためのシステム(600,800)であって、 複数のビット線にかかるセルの複数の列、および複数のワード線にかかるセルの複数の行から構成され、アレイのコアセルを選択する仮想接地フラッシュメモリアレイ(640)であって、ひとつの与えられたワード線に関連する複数のセルのドレイン端子およびソース端子は対応する複数のビット線の間に直列に結合され、それらのセルのゲートは対応するワード線に結合される仮想接地フラッシュメモリアレイ(640)と、 センスの対象となる選択されたメモリセルのドレイン端子に対してドレイン端子電位を生成することができるドレインビット線回路(650)と、 前記センスの対象となる選択されたメモリセルのソース端子にかかるビット線においてコアセル電流(675)をセンスし、フラッシュメモリセルの論理状態の指示(679)を生成することができるコアセルセンス回路(695)と、 読み出し動作の際に、前記センスの対象となる選択されたメモリセルに近接するセルのソース端子にかかるビット線にソース端子電位を印加し、維持するように構成され、前記印加されるソース端子電位は、前記センスの対象となる選択されたメモリセルのソース端子ビット線に印加されるビット線電圧に実質的に等しい、ビット線プリチャージおよびホールド回路(660)と、 メモリ読み出し動作の際に、前記センスの対象となる選択されたメモリセルのビット線と前記近接するセルのビット線とを選択することができる選択ビット線デコード回路(652,660,690,695)であって、前記センスされているセルに近接する前記セルの前記ビット線への電圧を印加し、一般的に前記近接するメモリセルへの損失となる電荷共有漏れ電流を除去する選択ビット線デコード回路(652,660,690,695)とを備える、システム(600,800)。
IPC (3件)：
G11C16/02 ,  G11C16/04 ,  G11C16/06
FI (5件)：
G11C17/00 613 ,  G11C17/00 634B ,  G11C17/00 622C ,  G11C17/00 634A ,  G11C17/00 635
Fターム (12件)：
5B125BA01 ,  5B125CA20 ,  5B125DA09 ,  5B125DB08 ,  5B125EA04 ,  5B125EC09 ,  5B125ED07 ,  5B125ED09 ,  5B125EE12 ,  5B125EJ05 ,  5B125FA01 ,  5B125FA02
引用特許：
審査官引用 (3件)
  • 特開平3-176895
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願平8-038519   出願人：シャープ株式会社
  • 不揮発性半導体記憶装置
    公報種別：公開公報   出願番号：特願2000-087642   出願人：シャープ株式会社

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