半導体集積回路及びその設計方法

発明者： ,
出願人/特許権者：
代理人 (1件)：玉村静世
公報種別：公開公報
出願番号（国際出願番号）：特願平10-007495
公開番号（公開出願番号）：特開平11-203877
出願日： 1998年01月19日
公開日（公表日）： 1999年07月30日
要約：

【要約】【課題】特別なチューニング処理を施す事なくワード線選択タイミングに対するセンスアンプ活性化タイミングを最適化する。【解決手段】選択タイミングがワード線選択タイミングに同期されるダミーメモリセル(110)を有し、メモリセルからのデータ読み出し動作に同期するデータ線のレベル変化タイミングをダミーデータ線(DBL)上で模擬する。位相比較回路(130)は、ダミーメモリセルの選択動作を介してダミーデータ線に与えられる変化と、センスアンプ活性化信号(VDL)の変化との位相差に応じて、カウンタ(95)にアップカウント又はダウンカウントを指示し、そのカウント値を受ける可変遅延回路(94)は前記位相差を相殺するようにセンスアンプ活性化信号による活性化タイミングの時期をずらすように制御する。

請求項（抜粋）：

選択端子がワード線に接続されると共にデータ端子がデータ線に接続された複数個のメモリセルを有するメモリセルアレイと、前記メモリセルアレイのワード線を駆動するワードドライバ回路と、前記メモリセルアレイのデータ線を選択するカラムスイッチ回路と、前記カラムスイッチ回路で選択されたデータ線のデータを増幅するセンスアンプ回路と、それぞれクロック信号に同期するワード線選択用クロック信号とセンスアンプ活性化用クロック信号を生成するタイミング発生回路とを含むメモリが1個の半導体基板に形成されて成る半導体集積回路において、選択タイミングが前記ワード線選択タイミングに同期されるダミーメモリセルを有し前記メモリセルからのデータ読み出し動作に同期する前記データ線のレベル変化タイミングを前記ダミーメモリセルが接続されるダミーデータ線上で模擬するダミーメモリセルアレイと、前記ワード線選択用クロック信号を入力して前記ダミーメモリセルの選択信号を形成するダミーメモリセル選択回路と、前記ワード線選択タイミングに対するセンスアンプ活性化の目標タイミングを補償するタイミング補償回路とを設け、前記タイミング補償回路は、前記センスアンプ活性化用クロック信号を入力しうてセンスアンプ活性化信号を形成する可変遅延回路を有し、該可変遅延回路は、前記ダミーデータ線上で模擬されるレベル変化タイミングに対する前記センスアンプ活性化信号の早遅に基づいて前記センスアンプ活性化用クロック信号に対する前記センスアンプ活性化信号の遅延時間を可変とするものであることを特徴とする半導体集積回路。

IPC (2件)：

G11C 11/419 , G11C 11/41

FI (2件)：

G11C 11/34 311 , G11C 11/34 345

引用特許：

審査官引用 (7件)

半導体メモリ
公報種別：公開公報出願番号：特願平8-062454 出願人：株式会社日立製作所
データ処理システム及び半導体集積回路
公報種別：公開公報出願番号：特願平7-178170 出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社
特開平2-014490

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