特許
J-GLOBAL ID：200903008297440450
デ-タ高速転送システム
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-011725
公開番号（公開出願番号）：特開平11-353268
出願日： 1999年01月20日
公開日（公表日）： 1999年12月24日
要約：
【要約】【課題】本発明は、データバスの配線を増やさずにデータ転送を高速に行うことができるデータ高速転送システムを提供することを主要な特徴とする。【解決手段】メモリモジュール2と1個のコントローラ3が配列され、この配列に沿って往復するように2本のクロック配線4A、4Bが設けられている。行きのクロック配線4A、4Bを介して第1の基本クロックTCLK及びその2倍の周期を持つ第2の基本クロックTCLK2がメモリモジュール2及びコントローラ3に供給され、折り返し点を通過した後の帰りの第1、第2の基本クロックはRCLK、RCLK2としてメモリモジュール2及びコントローラ3に供給される。行きの第1、第2の基本クロックTCLK、TCLK2、帰りの第1、第2の基本クロックRCLK、RCLK2は、メモリモジュール2及びコントローラ3に取り込まれ、これらのクロックに同期してデータ入出力動作が制御される。
請求項（抜粋）：
複数のメモリモジュールと、上記複数のメモリモジュールと共に配列され、上記複数のメモリモジュールとの間でデータの授受を行うコントローラと、第1基本クロック及びこの第1基本クロックの周期のn倍(nは2及び4のいずれか一方の値)の周期を有する第2基本クロックを発生するクロック発生器と、上記配列された複数のメモリモジュール及びコントローラに沿って往復するように往路部分及び復路部分の配線をそれぞれ有し、上記クロック発生器で発生される上記第1及び第2基本クロックが上記各往路部分の先端からそれぞれ入力おされ、この入力された第1及び第2基本クロックをそれぞれ順次転送し、各往路部分及び各復路部分の配線を転送される第1及び第2基本クロックを上記複数のメモリモジュール及びコントローラに対し、これら複数のメモリモジュール及びコントローラがデータ授受の際に使用する同期信号として与える2本のクロック配線と、上記複数の各メモリモジュール内及びコントローラ内にそれぞれ設けられ、上記2本のクロック配線の各往路部分から与えられる行きの第1及び第2基本クロックと、上記2本のクロック配線の各復路部分から与えられる帰りの第1及び第2基本クロックとを受けて、行きの第1基本クロックと帰りの第1基本クロックとの間に生じる第1基本クロックの周期のn倍(nは2及び4のいずれか一方の値)の周期以内の位相ずれに対して、その中間タイミングを検出する中間タイミング検出回路を含む制御回路と、を具備したことを特徴とするデータ高速転送システム。
IPC (3件)：
G06F 13/16 510
, G06F 12/00 564
, G06F 1/10
G06F 13/16 510 A
, G06F 12/00 564 A
, G06F 1/04 330 A
