N桁減算器ユニット、N桁減算器モジュール、N桁加算器ユニット及びN桁加算器モジュール

発明者： , ,
出願人/特許権者：
代理人 (6件)：三好秀和 , 岩▲崎▼ 幸邦 , 川又澄雄 , 伊藤正和 , 高橋俊一 , 高松俊雄
公報種別：公開公報
出願番号（国際出願番号）：特願2008-153259
公開番号（公開出願番号）：特開2009-301210
出願日： 2008年06月11日
公開日（公表日）： 2009年12月24日
要約：

【課題】基本となる桁数のモジュール内では桁借り、桁上げが伝搬しないN桁加減算器ユニット及びN桁加減算器モジュールを提供する。【解決手段】本発明は、加減算器のうち特に加減算の規則性に基づき、被加減数と加減数の関係から加減算結果の出力パターンを予見し、基本となる桁数のモジュール内では桁借り、桁上げが伝搬しないN桁加減算器ユニット及びそれを用いたN桁加減算器モジュールを特徴とする。【選択図】図8

請求項（抜粋）：

1桁目の被減数X0の入力、減数Y0の入力の組み合わせ(0,0)、(0,1)、(1,0)、(1,1)に対して、上位2桁目に順に0、1、0、0にて上位桁借り出力Bout(0)を出力する論理回路と、前記1桁目の被減数X0の入力、減数Y0の入力の組み合わせ(0,0)、(0,1)、(1,0)、(1,1)に対して排他的OR論理にて順に0、1、1、0を1桁目出力Out0として出力する排他的OR回路とを1桁目減算回路とし、 2桁目以上のi桁の被減数Xi-1の入力、減数Yi-1の入力及び下位i-1桁からの桁借り出力Bout(i-2)の有りで1、無しで0を入力する桁借りビットの入力の組み合わせ(0,0,0)、(0,0,1)、(0,1,0)、...、(1,1,0)、(1,1,1)に対して、上位i+1桁への桁借り有りで1、無しで0を順に0、1、1、1、0、0、0、1にて上位桁借り出力Bout(i-1)を出力する桁借り回路と、前記i桁の被減数Xi-1の入力、減数Yi-1の入力及び下位(i-1)桁の桁借り回路からの桁借り出力Bout(i-2)を入力し、排他的OR論理にてi桁出力Outi-1を出力する3入力排他的OR回路とを上位桁減算回路とし、 2桁目から任意のN桁目までの(N-1)桁について(N-1)個の前記上位桁減算回路をカスケードに接続し、前記1桁目減算回路をそのBout(0)が前記2桁目の上位桁減算回路における桁借り回路の桁借りビットの入力となるように接続し、N桁目の上位桁減算回路における上位桁借り出力Bout(N-1)をN桁減算器の桁借り出力Boutとすることを特徴とするN桁減算器ユニット。

IPC (1件)：

G06F 7/50

FI (2件)：

G06F7/50 D , G06F7/50 Q

Fターム (5件)：

5B016AA01 , 5B016BA02 , 5B016CA01 , 5B016DA04 , 5B016FA03

引用特許：

審査官引用 (3件)

特開平1-093821
全加減算器
公報種別：公開公報出願番号：特願平8-069511 出願人：キヤノン株式会社
加算回路及び加算装置
公報種別：公開公報出願番号：特願平10-012587 出願人：沖電気工業株式会社

引用文献：

審査官引用 (1件)

9.3 全減算器を使用した減算回路

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