特許
J-GLOBAL ID：200903008682442367

半導体記憶装置の製造方法

発明者：
大浦 雄大

大浦 雄大 について

, 
中斉 正博

中斉 正博 について

, 
藤田 元就

藤田 元就 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2002-209338
公開番号（公開出願番号）：特開2004-055004
出願日： 2002年07月18日
公開日（公表日）： 2004年02月19日
要約：
【課題】フラッシュメモリ等の半導体記憶装置において、プロセスばらつきにより、メモリセルの書込み及び消去特性が変動した場合であっても、書込み及び消去のための内部電圧を最適値に設定することにより、書込み及び消去スピードを一定に保つことができる半導体記憶装置の製造方法を提供する。【解決手段】半導体記憶装置のメモリセルの書込み前のしきい値電圧を測定する工程S30と、前記メモリセルに電圧を印加し前記メモリセルの書込みを行う工程S31と、前記書込み後の前記メモリセルのしきい値電圧を測定する工程S32と、前記メモリセルに電圧を印加し前記メモリセルの消去を行う工程S33と、前記消去後の前記メモリセルのしきい値電圧を測定する工程S34と、これらの測定結果に基づいて前記半導体記憶装置の内部電圧を設定する工程S37とを有することを特徴とする。【選択図】 図2
請求項（抜粋）：
半導体記憶装置のメモリセルの書込み前のしきい値電圧を測定する第1の工程と、 前記メモリセルに電圧を印加し、前記メモリセルの書込みを行う第2の工程と、 前記書込み後の前記メモリセルのしきい値電圧を測定する第3の工程と、 前記メモリセルに電圧を印加し、前記メモリセルの消去を行う第4の工程と、 前記消去後の前記メモリセルのしきい値電圧を測定する第5の工程と、 前記第1、前記第3及び前記第5の工程の測定結果に基づいて前記半導体記憶装置の内部電圧を設定する第6の工程とを有することを特徴とする半導体記憶装置の製造方法。
IPC (6件)：
G11C29/00 ,  G11C16/02 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792
FI (5件)：
G11C29/00 652 ,  H01L27/10 434 ,  H01L29/78 371 ,  G11C17/00 611E ,  G11C17/00 612E
Fターム (29件)：
5B025AA01 ,  5B025AD04 ,  5B025AD05 ,  5B025AD08 ,  5B025AE08 ,  5B025AE09 ,  5B025AF01 ,  5B025AF02 ,  5F083EP02 ,  5F083EP23 ,  5F083ER22 ,  5F083ER30 ,  5F083GA11 ,  5F083GA27 ,  5F083LA10 ,  5F083ZA20 ,  5F101BA01 ,  5F101BB02 ,  5F101BD02 ,  5F101BE05 ,  5F101BE07 ,  5F101BE14 ,  5F101BH26 ,  5L106AA10 ,  5L106DD25 ,  5L106DD31 ,  5L106FF04 ,  5L106FF05 ,  5L106GG05
引用特許：
審査官引用 (2件)

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