特許
J-GLOBAL ID：200903008879975278

半導体記憶装置、及び半導体装置

発明者：
齋藤 利彦

齋藤 利彦 について


出願人/特許権者：
株式会社半導体エネルギー研究所

株式会社半導体エネルギー研究所 について


公報種別：公開公報
出願番号（国際出願番号）：特願2009-075401
公開番号（公開出願番号）：特開2009-267384
出願日： 2009年03月26日
公開日（公表日）： 2009年11月12日
要約：
【課題】トランジスタを絶縁破壊させることなく、記憶素子において確実にデータの書き込みを行うことを課題とする。【解決手段】半導体記憶装置は、電位制御回路100と、ゲート端子、ソース端子、及びドレイン端子を有するトランジスタ101と、電位供給端子102と、第1端子及び第2端子を有する記憶素子103と、を有する。データ書き込み時において、記憶素子103の第2端子には負電位が与えられる。また、トランジスタ101のゲート端子とソース端子の電位差が、トランジスタ101の閾値電圧以上であり、且つトランジスタ101の絶縁耐圧以下である。また、記憶素子103の第1端子と第2端子の電位差が、トランジスタ101の絶縁耐圧より高く、且つ記憶素子103の書き込みに必要な電圧以上である。【選択図】図1
請求項（抜粋）：
電位制御回路と、 電位供給端子と、 ゲート端子、ソース端子、及びドレイン端子を有し、前記ゲート端子に前記電位制御回路から第1の電位が与えられ、且つ前記ソース端子及び前記ドレイン端子の一方に前記電位供給端子から第2の電位が与えられるP型トランジスタと、 第1端子及び第2端子を有し、前記第1端子に前記P型トランジスタの前記ソース端子及び前記ドレイン端子の他方が電気的に接続し、且つ前記P型トランジスタを介して前記電位供給端子から前記第2の電位が与えられ、前記第2端子に前記電位制御回路から負電位である第3の電位が与えられ、前記第1端子及び前記第2端子間の抵抗値が変化することによりデータが書き込まれた状態となる記憶素子と、を有し、 前記記憶素子にデータを書き込むために必要な電圧は、前記P型トランジスタの絶縁耐圧より高く、 データ書き込み時における前記第1の電位と前記第2の電位の電位差は、前記P型トランジスタの閾値電圧の絶対値より大きく、且つ前記P型トランジスタの絶縁耐圧以下であり、 前記データ書き込み時における前記第2の電位と前記第3の電位の電位差は、前記P型トランジスタの絶縁耐圧より高く、且つ前記記憶素子にデータを書き込むために必要な電圧以上である半導体記憶装置。
IPC (6件)：
H01L 27/10 ,  H01L 27/105 ,  H01L 45/00 ,  H01L 49/00 ,  H01L 51/05 ,  G11C 13/00
FI (7件)：
H01L27/10 451 ,  H01L27/10 448 ,  H01L45/00 A ,  H01L45/00 Z ,  H01L49/00 Z ,  H01L29/28 100B ,  G11C13/00 A
Fターム (15件)：
5F083FZ07 ,  5F083FZ10 ,  5F083GA09 ,  5F083HA02 ,  5F083HA06 ,  5F083HA10 ,  5F083JA36 ,  5F083JA37 ,  5F083JA38 ,  5F083JA39 ,  5F083JA42 ,  5F083JA58 ,  5F083PR23 ,  5F083ZA13 ,  5F083ZA14
引用特許：
審査官引用 (3件)

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