特許

J-GLOBAL ID：200903008964876270

ダブルおよびトリプルゲートMOSFETデバイス、およびこれらのMOSFETデバイスを製造する方法

発明者： ミン-レン リン ,  ジュディー ジリン アン ,  ゾラン クリボカピク ,  サイラス イー. タベリー ,  ハイホン ワン ,  ビン ユ
出願人/特許権者： アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
代理人 (3件)： 鈴木 正剛 ,  佐野 良太 ,  村松 義人
公報種別：公表公報
出願番号（国際出願番号）：特願2004-546872
公開番号（公開出願番号）：特表2006-504267
出願日： 2003年10月14日
公開日（公表日）： 2006年02月02日
要約：

ダブルゲートMOS電界効果トランジスタ(MOSFET)は、フィン(220)、第1ゲート構造(240)、および第2ゲート構造(420)を含んでいる。この第1ゲート構造(240)は、フィン(220)の上に形成される。第2ゲート構造(420)は、フィン(220)および第1ゲート構造(240)を囲む。他の実装においては、トリプルゲートMOSFETは、フィン(220)、第1ゲート構造(710)、第2ゲート(720)、および第3ゲート(730)を含む。この第1ゲート構造(710)は、フィン(220)上に形成される。第2ゲート(720)は、フィンに隣接して形成される。第3ゲート(730)は、フィン(220)に隣接して形成されると共に、第2ゲート(720)の向かい合うように形成される。

請求項（抜粋）：

フィン構造を形成するステップと、 このフィン構造の上に第1ゲート構造を形成するステップと、 このフィン構造および前記第1ゲート構造を囲む、第2ゲート構造を形成するステップと、を含む、 MOS電界効果トランジスタ(MOSFET)中のゲートを形成する方法。

IPC (3件)：

H01L 29/786 ,  H01L 29/423 ,  H01L 29/49

FI (3件)：

H01L29/78 617N ,  H01L29/58 G ,  H01L29/78 618C

Fターム (42件)：

4M104AA01 ,  4M104AA09 ,  4M104BB02 ,  4M104BB04 ,  4M104BB05 ,  4M104BB06 ,  4M104BB07 ,  4M104BB14 ,  4M104BB16 ,  4M104BB17 ,  4M104BB18 ,  4M104BB30 ,  4M104BB32 ,  4M104BB36 ,  4M104CC05 ,  4M104FF01 ,  4M104FF04 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  5F110AA04 ,  5F110AA16 ,  5F110CC10 ,  5F110DD05 ,  5F110DD13 ,  5F110EE01 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE08 ,  5F110EE09 ,  5F110EE22 ,  5F110EE29 ,  5F110FF01 ,  5F110FF02 ,  5F110FF04 ,  5F110FF23 ,  5F110FF27 ,  5F110GG02 ,  5F110GG12 ,  5F110GG22 ,  5F110GG25

引用特許：

審査官引用 (4件)

• 半導体記憶装置及びその製造方法
  公報種別：公開公報   出願番号：特願平8-082213   出願人：シャープ株式会社
• 特開平3-250770
  
• 電界効果トランジスタ及びその製造方法
  公報種別：公開公報   出願番号：特願平7-026270   出願人：ソニー株式会社
• 特開平3-250770