CMOS自己整合ストラップ状相互接続およびその方法

発明者：
出願人/特許権者： ,
代理人 (1件)：山本秀策
公報種別：公開公報
出願番号（国際出願番号）：特願平11-039258
公開番号（公開出願番号）：特開平11-354651
出願日： 1999年02月17日
公開日（公表日）： 1999年12月24日
要約：

【要約】【課題】小さなソース/ドレイン表面領域を可能にするCMOS相互接続およびその方法を提供する。【解決手段】少なくとも、ソース/ドレイン領域を有する第1のトランジスタから、周囲のフィールド酸化物領域を通って相互接続を形成する方法が提供される。上記方法は、a)ソース/ドレイン領域および周囲のフィールド酸化物領域を含み、トランジスタ上に位置する半導体膜を堆積する工程と、b)ソース/ドレイン領域およびフィールド酸化物の選択された隣接領域を含み、半導体膜上に位置する高融点金属層を堆積する工程と、c)工程a)において堆積された半導体膜および工程b)において堆積された高融点金属をアニールすることにより、ソース/ドレイン領域およびフィールド酸化物の選択された隣接領域の上に位置するシリサイド膜を形成することにより、周囲のフィールド酸化物領域から、ソース/ドレイン領域に対する電気的相互接続が作製されることにより、ソース/ドレイン領域のサイズが最小にされる工程とを包含する。

請求項（抜粋）：

少なくとも、ソース/ドレイン領域を有する第1のトランジスタから、周囲のフィールド酸化物領域を通って相互接続を形成する方法であって、a)該ソース/ドレイン領域および該周囲のフィールド酸化物領域を含み、該トランジスタ上に位置する半導体膜を堆積する工程と;b)該ソース/ドレイン領域およびフィールド酸化物の選択された隣接領域を覆い、該半導体膜上に位置する高融点金属層を堆積する工程と;c)工程a)において堆積された該半導体膜および工程b)において堆積された該高融点金属をアニールして、該ソース/ドレイン領域および該フィールド酸化物の該選択された隣接領域の上に位置するシリサイド膜を形成することにより、該周囲のフィールド酸化物領域から、該ソース/ドレイン領域に対する電気的相互接続が作製されることにより、該ソース/ドレイン領域のサイズが最小にされる、工程と;を包含する、方法。

IPC (3件)：

H01L 21/8238 , H01L 27/092 , H01L 21/28 301

FI (2件)：

H01L 27/08 321 F , H01L 21/28 301 D

引用特許：

出願人引用 (11件)

特開昭55-068675
特開昭61-125166
特開平2-237151

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審査官引用 (11件)

特開昭55-068675
特開昭61-125166
特開平2-237151

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