特許
J-GLOBAL ID：200903009847780870
利得制御回路
発明者：
出願人/特許権者：
代理人 (1件)：
大菅 義之
公報種別：公開公報
出願番号（国際出願番号）：特願2003-347685
公開番号（公開出願番号）：特開2005-117282
出願日： 2003年10月06日
公開日（公表日）： 2005年04月28日
要約：
【課題】 入力レベルの変動時から出力レベルの安定化までの収束時間を短縮させると共に、異なるレベルの入力信号が利得可変増幅器に入力しても収束時間を一定時間にさせ、かつ、利得可変増幅器の利得特性が変わっても設定値を容易に変更することが可能な利得制御回路を提供することを目的とする。【解決手段】 ゲイン制御部16は、通常時、VGA14の利得を算出部25により算出される差分に応じて調整する。パケットを受信した直後など大きなレベルの入力信号がVGA14に入力され始め、VGA14の出力レベルがStepDown部27における閾値を超えると、VGA14の利得を所定値だけ強制的に低下させる。【選択図】 図1
請求項（抜粋）：
入力信号を増幅して出力する利得可変増幅器の出力レベルを検出する検出手段と、
前記検出手段により検出される出力レベルと予め用意されている基準レベルとの差分に応じて前記利得可変増幅器の利得を調整する第1の利得可変手段と、
前記検出手段により検出される出力レベルが予め用意されている第1の閾値レベルを越えていたときに、前記利得可変増幅器の利得を所定値だけ強制的に低下させる第2の利得可変手段、
を備えることを特徴とする利得制御回路。
IPC (2件)：
FI (3件)：
H03G3/20 C
, H03G3/20 A
, H03G3/30 B
5J100JA01
, 5J100KA05
, 5J100LA00
, 5J100LA02
, 5J100LA08
, 5J100LA09
, 5J100LA11
, 5J100QA01
, 5J100SA02
出願人引用 (1件)
審査官引用 (5件)
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