特許

J-GLOBAL ID：200903009921541620

半導体素子及びその製造方法

発明者： 權 純 容 ,  ▲廉▼ ▲勝▼ 振 ,  崔 殷 碩 ,  成 鎭 溶
出願人/特許権者： 株式会社ハイニックスセミコンダクター
代理人 (1件)： 三枝 英二 (外10名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-265456
公開番号（公開出願番号）：特開2003-179164
出願日： 2002年09月11日
公開日（公表日）： 2003年06月27日
要約：

【要約】【課題】 段差の発生を抑えてキャパシタの下部電極の平坦性を確保し、キャパシタ特性を安定化させることができる半導体素子及びその製造方法を提供すること。【解決手段】 基礎導電膜51と、層間膜コンタクトホールを有し、基礎導電膜51上面に形成された、層間絶縁膜52と、層間膜コンタクトホールと連続した接着層コンタクトホールを有し、層間絶縁膜上面に形成された接着層54と、層間膜コンタクトホール及び接着層コンタクトホールからなる複合コンタクトホール内に、基礎導電膜51に接続され、接着層54の上面に合わせて平坦化されて形成された接続部200と、接続部200及び接着層54の上面に形成された第1電極57、58、誘電体膜59、及び第2電極60を備えたキャパシタとを装備する。

請求項（抜粋）：

基礎導電膜と、層間膜コンタクトホールを有し、前記基礎導電膜上面に形成された、層間絶縁膜と、前記層間膜コンタクトホールと連続した接着層コンタクトホールを有し、前記層間絶縁膜上面に形成された接着層と、前記層間膜コンタクトホール及び前記接着層コンタクトホールからなる複合コンタクトホール内に、前記基礎導電膜に接続され、前記接着層の上面に合わせて平坦化されて形成された接続部と、該接続部及び前記接着層の上面に形成された第1電極、該第1電極上面に形成された誘電体膜、及び該誘電体膜上面に形成された第2電極を備えたキャパシタとを含んで構成されていることを特徴とする半導体素子。

IPC (4件)：

H01L 21/8242 ,  H01L 21/768 ,  H01L 27/105 ,  H01L 27/108

FI (4件)：

H01L 27/10 621 Z ,  H01L 27/10 651 ,  H01L 27/10 444 B ,  H01L 21/90 C

Fターム (45件)：

5F033JJ04 ,  5F033JJ19 ,  5F033JJ25 ,  5F033JJ27 ,  5F033JJ28 ,  5F033JJ29 ,  5F033JJ30 ,  5F033JJ32 ,  5F033JJ33 ,  5F033JJ35 ,  5F033KK01 ,  5F033NN03 ,  5F033NN07 ,  5F033NN12 ,  5F033RR04 ,  5F033RR09 ,  5F033RR13 ,  5F033RR15 ,  5F033VV10 ,  5F083AD21 ,  5F083AD43 ,  5F083AD48 ,  5F083AD49 ,  5F083FR01 ,  5F083FR02 ,  5F083JA06 ,  5F083JA14 ,  5F083JA15 ,  5F083JA17 ,  5F083JA35 ,  5F083JA36 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083JA44 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083PR06 ,  5F083PR21 ,  5F083PR22 ,  5F083PR33 ,  5F083PR39 ,  5F083PR40

引用特許：

審査官引用 (4件)

• 半導体集積回路およびその製造方法
  公報種別：公開公報   出願番号：特願平9-192168   出願人：株式会社東芝
• 半導体記憶装置の製造方法
  公報種別：公開公報   出願番号：特願平10-373876   出願人：シャープ株式会社
• 強誘電体記憶素子及びその製造方法
  公報種別：公開公報   出願番号：特願平10-210135   出願人：シャープ株式会社
• 半導体装置の製造方法および半導体装置
  公報種別：公開公報   出願番号：特願2000-127349   出願人：シャープ株式会社