特許
J-GLOBAL ID：200903074564366322
半導体集積回路およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-192168
公開番号（公開出願番号）：特開平11-040768
出願日： 1997年07月17日
公開日（公表日）： 1999年02月12日
要約：
【要約】【課題】FRAMと他のデバイスとが混載されたLSIにおいて、Pt電極の加工、キャパシタ加工を容易ならしめ、キャパシタ部の下部電極と他のデバイスの配線層を形成するための工程数が減じ、デバイス相互間の段差減少、配線形成が容易になり、強誘電体膜の特性を劣化させない構造を提供する。【解決手段】半導体基板上に形成された第1絶縁膜に掘られた第1の溝に埋め込まれ、表面が平坦化された第1の電極3aと、第1絶縁膜上に堆積された第2絶縁膜4と、第1の電極の上部に対応して第2絶縁膜に掘られた第2の溝内に順次堆積された後に表面が平坦化された強誘電体膜5aおよび第2の電極6aとを具備し、第1の電極、強誘電体膜、第2の電極で構成される強誘電体キャパシタ部を有する。
請求項（抜粋）：
半導体基板上に形成された第1絶縁膜と、前記第1絶縁膜に掘られた第1の溝に埋め込まれた後に表面が平坦化された第1の電極と、前記第1の溝に第1の電極が埋め込まれた状態の前記第1絶縁膜上に堆積された第2絶縁膜と、前記第1の電極の上部に対応して前記第2絶縁膜に掘られた第2の溝内に順次堆積された後に表面が平坦化された強誘電体膜および第2の電極とを具備し、前記第1の電極、強誘電体膜、第2の電極で構成される強誘電体キャパシタ部を有することを特徴とする半導体集積回路。
IPC (6件)：
H01L 27/108
, H01L 21/8242
, H01L 27/115
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 27/10 651
, H01L 27/10 434
, H01L 29/78 371
