特許
J-GLOBAL ID:200903010545375665
半導体装置及びその製造方法
発明者:
,
,
出願人/特許権者:
代理人 (1件):
鈴江 武彦 (外6名)
公報種別:公開公報
出願番号(国際出願番号):特願2002-137268
公開番号(公開出願番号):特開2003-332582
出願日: 2002年05月13日
公開日(公表日): 2003年11月21日
要約:
【要約】【課題】DTMOSにおいて基板バイアス係数γを大きくし、しきい値電圧のさらなる低減を図る。【解決手段】 Si支持基板1と、支持Si基板1の表面層に不純物が導入されて形成された拡散層6と、拡散層6上に配設された埋め込み絶縁膜2と、埋め込み絶縁膜2上に配設された島状のSi活性層3と、活性層3内に形成されたチャネル8と、チャネル8を挟むように活性層3内に形成されたソース及びドレイン領域S,Dと、チャネル3上に形成されたゲート絶縁膜4と、このゲート絶縁膜4上、且つ活性層3の側面に形成され、前記チャネル8,ソース及びドレインS,Dと絶縁分離されたゲート電極5と、前記活性層に接続された電極とを具備する。
請求項(抜粋):
半導体からなる支持層と、この支持層の表面層に不純物が導入されて形成された拡散層と、この拡散層上に配設された埋め込み絶縁層と、前記埋め込み絶縁層上に配設された島状の活性層と、前記活性層内に形成されたチャネル領域と、前記チャネル領域を挟むように前記活性層内に形成されたソース及びドレイン領域と、前記チャネル領域上に形成されたゲート絶縁膜と、このゲート絶縁膜上、且つ前記島状の活性層の側面に形成され、前記チャネル領域,ソース及びドレイン領域と絶縁分離されたゲート電極と、前記活性層に接続された電極とを具備してなることを特徴とする半導体装置。
IPC (7件):
H01L 29/786
, H01L 21/76
, H01L 21/762
, H01L 21/8238
, H01L 27/08 331
, H01L 27/08
, H01L 27/092
FI (6件):
H01L 27/08 331 A
, H01L 27/08 331 E
, H01L 29/78 622
, H01L 27/08 321 A
, H01L 21/76 L
, H01L 21/76 D
Fターム (75件):
5F032AA03
, 5F032AA04
, 5F032AA08
, 5F032AA35
, 5F032AA44
, 5F032AA77
, 5F032BA01
, 5F032CA17
, 5F032CA25
, 5F032DA22
, 5F032DA27
, 5F032DA28
, 5F032DA33
, 5F032DA78
, 5F048AA01
, 5F048AA04
, 5F048AB04
, 5F048AC03
, 5F048BA03
, 5F048BA09
, 5F048BA16
, 5F048BB01
, 5F048BB04
, 5F048BB14
, 5F048BC11
, 5F048BD01
, 5F048BD04
, 5F048BE09
, 5F048BF11
, 5F048BG06
, 5F048BG14
, 5F110AA06
, 5F110AA07
, 5F110AA08
, 5F110BB04
, 5F110BB13
, 5F110CC02
, 5F110DD05
, 5F110DD06
, 5F110DD13
, 5F110DD22
, 5F110DD30
, 5F110EE01
, 5F110EE03
, 5F110EE04
, 5F110EE14
, 5F110EE30
, 5F110EE32
, 5F110EE36
, 5F110EE42
, 5F110EE50
, 5F110FF01
, 5F110FF03
, 5F110FF09
, 5F110FF22
, 5F110FF23
, 5F110FF26
, 5F110FF27
, 5F110GG02
, 5F110GG12
, 5F110GG25
, 5F110GG34
, 5F110HJ01
, 5F110HJ04
, 5F110HJ13
, 5F110HJ23
, 5F110HL03
, 5F110HM14
, 5F110HM15
, 5F110NN02
, 5F110NN23
, 5F110NN62
, 5F110QQ04
, 5F110QQ11
, 5F110QQ19
引用特許:
前のページに戻る