特許

J-GLOBAL ID：200903010563972352

半導体集積回路装置およびその製造方法

発明者： 増田 弘生 ,  佐藤 久子 ,  中村 高秀 ,  常野 克己 ,  市川 仁子 ,  池田 隆英 ,  夏秋 信義 ,  三谷 真一郎
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平5-277034
公開番号（公開出願番号）：特開平7-131025
出願日： 1993年11月05日
公開日（公表日）： 1995年05月19日
要約：

【要約】【目的】 SOI構造の半導体集積回路装置を構成するMOS・FETのしきい値電圧の制御性を向上させる。【構成】 半導体基板1a上に絶縁層1bを介して半導体層1cの形成されたSOI基板を有する半導体集積回路装置であって、その絶縁層1bにおいて、半導体層1cに形成されnMOS3nおよびpMOS3pの下方に、下部電極3n4,3p4 を設け、その下部電極3n4 ,3p4 に所定の固定バイアス電圧を印加することが可能な構造とした。

請求項（抜粋）：

半導体基板上に絶縁層を介して形成された半導体層にMIS・FETが形成されたSOI基板を有する半導体集積回路装置であって、前記半導体基板の上部において、前記MIS・FETの少なくともゲート電極に対向する位置に下部電極を設け、前記ゲート電極と、前記下部電極とのいずれか一方に固定バイアス電圧が印加されるように設定したことを特徴とする半導体集積回路装置。

IPC (3件)：

H01L 29/786 ,  H01L 21/8238 ,  H01L 27/092

FI (2件)：

H01L 29/78 311 G ,  H01L 27/08 321 B

引用特許：

出願人引用 (3件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平3-184375   出願人：株式会社日立製作所
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平3-170292   出願人：富士通株式会社
• 特開平4-216667
  

審査官引用 (3件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平3-184375   出願人：株式会社日立製作所
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平3-170292   出願人：富士通株式会社
• 特開平4-216667