特許

J-GLOBAL ID：200903010683683168

MOSトランジスタの製造方法およびCMOSトランジスタの製造方法

発明者： 黒田 英明
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平8-108838
公開番号（公開出願番号）：特開平9-293862
出願日： 1996年04月30日
公開日（公表日）： 1997年11月11日
要約：

【要約】【課題】 相互拡散に起因する不都合を解消したCMOSトランジスタの製造方法の提供が望まれている。【解決手段】 シリコン基体10上のゲート酸化膜12上にシリコン材料からなるゲート電極パターン13を形成する。ゲート電極パターン13をマスクにしてシリコン基体10に不純物をドーピングし、ドーピングした不純物を活性化させてシリコン基体表層部に拡散層14、16を形成する。ゲート電極パターン13を覆って層間絶縁膜17を形成する。層間絶縁膜17の上部を除去してゲート電極パターン13の上部を露出させる。露出させたゲート電極パターン13を選択的にエッチング除去する。その後、ゲート電極パターンがエッチング除去されて形成された凹部19に金属材料20を埋め込んでCMOSトランジスタを得る。

請求項（抜粋）：

シリコン基体上のゲート酸化膜上にシリコン材料からなるゲート電極パターンを形成する第1工程と、前記ゲート電極パターンをマスクにして前記シリコン基体に不純物をドーピングし、ドーピングした不純物を活性化させて前記シリコン基体表層部に拡散層を形成する第2工程と、前記ゲート電極パターンを覆って層間絶縁膜を形成する第3工程と、前記層間絶縁膜の上部を除去して前記ゲート電極パターンの上部を露出させる第4工程と、露出させたゲート電極パターンを選択的にエッチング除去する第5工程と、前記ゲート電極パターンがエッチング除去されて形成された凹部に金属材料を埋め込む第6工程と、を備えたことを特徴とするMOSトランジスタの製造方法。

IPC (5件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/265 ,  H01L 21/8238 ,  H01L 27/092

FI (4件)：

H01L 29/78 301 L ,  H01L 21/265 A ,  H01L 27/08 321 E ,  H01L 27/08 321 D

引用特許：

審査官引用 (3件)

• 特開平1-300565
  
• 特開平3-248433
  
• 特開平4-123439