特許
J-GLOBAL ID：200903010761377354
絶縁ゲート形半導体素子
発明者：
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出願人/特許権者：
代理人 (1件)：
藤谷 修
公報種別：公開公報
出願番号（国際出願番号）：特願平11-157312
公開番号（公開出願番号）：特開2000-349284
出願日： 1999年06月04日
公開日（公表日）： 2000年12月15日
要約：
【要約】【課題】高ラッチアップ耐量化および低オン電圧化並びに高耐圧化された絶縁ゲート形半導体素子を提供する。【解決手段】n- ベース領域12に絶縁膜14a,14bを伴ったゲート電極13a、13bをキャリア拡散流路を狭めるように配置する。また、n+ エミッタ領域15a、15bをその電気的絶縁膜14a、14bの上側両端部に配置する。さらに、pベース領域16を所定耐圧に対応する厚さにして、その端部はより薄く形成し、n+ エミッタ領域15a,15bと接合させる。この様な構造にすれば、高耐圧化が図れるとともにpベース領域16の電位上昇が抑制される。即ち、寄生トランジスタの作用が抑制されて、ラッチアップ耐量が向上する。また、狭められた流路付近のキャリアの濃度が高まり、伝導度変調効果によってオン電圧が低減される。
請求項（抜粋）：
絶縁ゲート形半導体素子であって、第1伝導形キャリアおよび第2伝導形キャリアの流路側面に電気的絶縁膜を伴ったゲート電極を設け、ゲート電圧によってコレクタ電極から第2伝導形コレクタ領域、第1伝導形ベース領域、第2伝導形ベース領域、エミッタ電極の経路で流れる電流を制御する絶縁ゲート形半導体素子において、前記電気的絶縁膜を伴ったゲート電極は、前記エミッタ電極に近い領域において前記流路を狭めるように所定の形状で所定の深さに形成され、前記第1伝導形エミッタ領域を前記エミッタ電極と対面する前記ゲート電極の前記電気的絶縁膜上に前記エミッタ電極と前記第2伝導形ベース領域に接合して形成するとともに、前記第1伝導形エミッタ領域の厚さは、前記第2伝導形ベース領域の中央部における厚さ以下であることを特徴とする絶縁ゲート形半導体素子。
FI (3件)：
H01L 29/78 653 C
, H01L 29/78 652 C
, H01L 29/78 655 A
