特許

J-GLOBAL ID：200903011343460900

遅延回路

発明者： 野村 賢一
出願人/特許権者： 富士通株式会社
代理人 (4件)： 松倉 秀実 ,  平川 明 ,  高田 大輔 ,  遠山 勉
公報種別：公開公報
出願番号（国際出願番号）：特願2005-203054
公開番号（公開出願番号）：特開2007-027849
出願日： 2005年07月12日
公開日（公表日）： 2007年02月01日
要約：

【課題】高速に動作するLSI間で正確なタイミング設定を可能にする。【解決手段】遅延回路において、遅延時間制御信号によって信号の伝搬に伴う遅延時間を制御される第1の遅延素子8と前記信号の位相を反転する位相反転素子9とを含む、そのような周波数可変発振器2から前記遅延時間制御信号Vcntlの供給を受ける第2の遅延素子8と、前記第2の遅延素子8と直列に接続され、前記信号が伝搬する調整素子10と、を備え、前記第2の遅延素子8と前記調整素子10との合計の遅延時間が調整される。【選択図】図6

請求項（抜粋）：

遅延時間制御信号によって信号の伝搬に伴う遅延時間を制御される第1の遅延素子と前記信号の位相を反転する位相反転素子とを含む、そのような周波数可変発振器から前記遅延時間制御信号の供給を受ける第2の遅延素子と、 前記第2の遅延素子と直列に接続され、前記信号が伝搬する調整素子と、を備え、 前記第2の遅延素子と前記調整素子との合計の遅延時間が調整される遅延回路。

IPC (1件)：

H03K 5/13

FI (1件)：

H03K5/13

Fターム (7件)：

5J001AA05 ,  5J001BB12 ,  5J001BB14 ,  5J001BB20 ,  5J001BB25 ,  5J001CC03 ,  5J001DD06

引用特許：

出願人引用 (2件)

• セルフタイミングコントロール回路
  公報種別：公開公報   出願番号：特願平10-331364   出願人：富士通株式会社
• 記録情報再生装置
  公報種別：公開公報   出願番号：特願2000-023261   出願人：株式会社日立製作所, 株式会社日立超エル・エス・アイ・システムズ

審査官引用 (4件)

• 固定長遅延生成回路
  公報種別：公開公報   出願番号：特願2000-353847   出願人：日本電気株式会社, 山形日本電気株式会社
• 特開平3-094512
  
• 特開平2-089422
  
• 特開昭63-046011