特許

J-GLOBAL ID：200903011656082000

可変遅延素子のテスト回路

発明者： 小林 憲史
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-268352
公開番号（公開出願番号）：特開2001-091587
出願日： 1999年09月22日
公開日（公表日）： 2001年04月06日
要約：

【要約】【課題】可変遅延素子の遅延時間変化量が非常に小くても、微小な遅延時間変化量を精度良く測定でき、可変遅延素子の良否判定を短時間に精度良く実施することが可能となる可変遅延素子のテスト回路を提供する。【解決手段】LSIチップに形成された遅延時間量を任意に設定可能な可変遅延素子3aを含むループ回路を形成し、可変遅延素子に対する入力パルス信号の正負の論理を常に一定とするループ制御部3bと、可変遅延素子の出力パルス信号の出力回数を計数し、その計数値と予め設定された設定値の一致を検出し、一致検出時に一致検出信号を生成する計数制御部3cと、一致検出信号に基づいて可変遅延素子の出力パルス信号の後段回路への伝送を制御する出力制御部3dとを具備する。

請求項（抜粋）：

遅延時間量を任意に設定可能な可変遅延素子を含むループ回路を形成し、前記可変遅延素子に対する入力パルス信号の正負の論理を常に一定とするループ制御部と、前記可変遅延素子の出力パルス信号の出力回数を計数し、その計数値と予め設定された設定値の一致を検出し、一致検出時に一致検出信号を生成する計数制御部と、前記計数制御部により生成された一致検出信号に基づいて前記可変遅延素子の出力パルス信号の後段回路への伝送を制御する出力制御部とを具備することを特徴とする可変遅延素子のテスト回路。

IPC (2件)：

G01R 31/28 ,  H03K 5/13

FI (2件)：

H03K 5/13 ,  G01R 31/28 V

Fターム (25件)：

2G032AA00 ,  2G032AC03 ,  2G032AD05 ,  2G032AD06 ,  2G032AD07 ,  2G032AE07 ,  2G032AE08 ,  2G032AE10 ,  2G032AE11 ,  2G032AG01 ,  2G032AG07 ,  2G032AK11 ,  5J001BB00 ,  5J001BB02 ,  5J001BB03 ,  5J001BB07 ,  5J001BB08 ,  5J001BB10 ,  5J001BB11 ,  5J001BB12 ,  5J001BB13 ,  5J001BB20 ,  5J001BB21 ,  5J001CC06 ,  5J001DD04

引用特許：

審査官引用 (2件)

• 遅延時間測定回路
  公報種別：公開公報   出願番号：特願平7-331756   出願人：川崎製鉄株式会社
• 遅延時間測定回路及び遅延時間測定方法
  公報種別：公開公報   出願番号：特願平9-262217   出願人：株式会社東芝