フローティングゲート不揮発性メモリデバイス及びその製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：杉村暁秀 (外6名)
公報種別：公表公報
出願番号（国際出願番号）：特願平9-534174
公開番号（公開出願番号）：特表平11-505675
出願日： 1997年03月10日
公開日（公表日）： 1999年05月21日
要約：

【要約】本発明は、限定されるものではないが、特にフローティングゲート(10)を有する埋設された不揮発性メモリを有する集積回路に関するものである。本発明においては、等しいか又は少なくともほぼ等しい少なくとも2個のポリ層をこのデバイス用に用いる。第1のポリ層すなわちポリAは、この回路のロジック部分のNMOS及びPMOSのフローティングゲート(10)及びゲート(22)のためのものである。第2のポリ層すなわちポリBは、フローティングゲートの上側の制御電極(21)のためだけのものである。所望の場合、第3のポリ層制御電極及びロジックゲートの両方に対して堆積することができるので、これら電極の厚さ従ってその抵抗を所望の値にすることができる。制御電極及びロジックゲートが同一の厚さを有するので、サリサイド処理中のオーバエッチング及び橋落の課題は回避される。

請求項（抜粋）：

多結晶又はアモルファスシリコンの絶縁ゲートを有する第1のMOSトランジスタと、電気的にフローティングされた多結晶又はアモルファスシリコンのゲート及び前記フローティングゲートの上側に位置しこのフローティングゲートから電気的に絶縁されている多結晶又はアモルファスシリコンの制御電極を有する第2のMOSトランジスタの形態の不揮発性の書き込み可能なメモリ素子とが表面に設けられているシリコンから成る半導体本体を有する半導体デバイスにおいて、前記絶縁ケーブルの厚さを、前記絶縁ゲートの厚さに等しいか又はそれ以上とすると共に、前記制御電極の厚さに等しいか又は少なくともほぼ等しくしたことを特徴とする半導体デバイス。

IPC (5件)：

H01L 27/115 , H01L 21/8247 , H01L 27/10 481 , H01L 29/788 , H01L 29/792

FI (3件)：

H01L 27/10 434 , H01L 27/10 481 , H01L 29/78 371

引用特許：

審査官引用 (8件)

半導体装置の製造方法
公報種別：公開公報出願番号：特願平3-299281 出願人：富士通株式会社
特開平4-348072
特開平4-348072

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