特許
J-GLOBAL ID：200903011960669280

電力用半導体素子およびその製造方法

発明者：
服部 秀隆

服部 秀隆 について

, 
山口 正一

山口 正一 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-060480
公開番号（公開出願番号）：特開2001-250947
出願日： 2000年03月06日
公開日（公表日）： 2001年09月14日
要約：
【要約】【課題】低オン電圧を維持し、高い負荷短絡耐量を有するIGBTを提供する。【解決手段】nベース層1 と、nベース層の一方の表面に選択的に形成されたpベース層7,11と、pベース層の表面に選択的に形成されたnエミッタ層8 と、nエミッタ層とnベース層の間のpベース層上にゲート絶縁膜5 を介して設けられたゲート電極6 と、nベース層の他方の表面上に形成されたコレクタ層3 と、コレクタ層上に設けられたコレクタ電極9 と、nエミッタ層上に設けられるとともにpベース層上に設けられたエミッタ電極10とを具備し、pベース層7,11のチャネル領域におけるp型不純物濃度分布は、nエミッタ層とpベース層との接合部よりもnベース層寄りの位置に最高濃度を持つ。
請求項（抜粋）：
第1導電型ベース層と、前記第1導電型ベース層の一方の表面に選択的に形成された第2導電型ベース層と、前記第2導電型ベース層の表面に選択的に形成された第1導電型エミッタ層またはソース層と、前記第1導電型エミッタ層またはソース層と前記第1導電型ベース層の間の前記第2導電型ベース層上にゲート絶縁膜を介して設けられたゲート電極と、前記第1導電型ベース層の他方の表面上に形成された、あるいは一方の表面上に選択的に形成されたコレクタ層またはドレイン層と、前記コレクタ層またはドレイン層上に設けられた第1の主電極と、前記第1導電型エミッタ層またはソース層上に設けられるとともに前記第2導電型ベース層上に設けられた第2の主電極とを具備し、前記第2導電型ベース層のうちで前記ゲート電極と第2の主電極との間に所定のゲート電圧を印加することによって前記第2導電型ベース層と前記ゲート絶縁膜との界面に形成されるチャネル領域における第2導電型の不純物濃度分布は、前記第1導電型エミッタ層またはソース層と前記第2導電型ベース層との接合部よりも第1導電型ベース層寄りの位置に最高濃度を持つことを特徴とする電力用半導体素子。
IPC (5件)：
H01L 29/78 655 ,  H01L 29/78 ,  H01L 29/78 652 ,  H01L 29/78 653 ,  H01L 29/749
FI (8件)：
H01L 29/78 655 A ,  H01L 29/78 652 E ,  H01L 29/78 652 J ,  H01L 29/78 652 M ,  H01L 29/78 653 A ,  H01L 29/74 601 A ,  H01L 29/78 301 W ,  H01L 29/78 301 J
Fターム (14件)：
5F005AA02 ,  5F005AA03 ,  5F005AB03 ,  5F005AC02 ,  5F005AE09 ,  5F005AF01 ,  5F005BA02 ,  5F040DA21 ,  5F040DA22 ,  5F040DC01 ,  5F040EB13 ,  5F040EB14 ,  5F040EC20 ,  5F040ED09
引用特許：
審査官引用 (7件)
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