特許
J-GLOBAL ID：200903012138259785

演算処理システムに用いられるプリフェッチバッファ装置

発明者：
岡村 淳

岡村 淳 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平6-229949
公開番号（公開出願番号）：特開平8-095855
出願日： 1994年09月26日
公開日（公表日）： 1996年04月12日
要約：
【要約】【目的】 演算処理装置とそれがアクセスするメインメモリとの間にプリフェッチバッファ装置を接続し、演算処理装置のアクセス性能の低下を防止する。【構成】 演算処理装置100とメインメモリ200との間に、プリフェップリフェッチバッファ部と外部制御回路120とからなるプリフェップリフェッチバッファ装置を設ける。プリフェップリフェッチバッファ部は、プリフェップリフェッチバッファ121,122を有する。プリフェッチバッファは121,122は、対となってデータを格納しているバッファメモリ118,119およびバッファメモリ126,127を有する。外部制御回路は、演算処理部から要求されたデータが2つのプリフェッチバッファのいずれかでヒットした場合には、そのデータを演算処理装置に渡すとともに、他方のプリフェップリフェッチバッファにヒットしたデータの次のデータをメインメモリから転送させる。
請求項（抜粋）：
内部に演算部、キャッシュメモリ、内部制御回路を有し、演算部はキャッシュメモリをアクセスするとともに、内部制御回路を駆動して外部にアクセス可能にされている演算処理装置と、前記演算処理装置の外部に配置されたメインメモリとの間に設けられた、プリフェッチバッファ部および外部制御回路からなるプリフェッチバッファ装置であって、前記プリフェッチバッファ部は、前記演算処理装置がデータを要求する際にアドレスバス端子に出力するアドレスを受け取るためのアドレス入力バスと、前記演算処理装置が要求したデータを前記演算処理装置のデータバス端子に転送するためのデータ出力バスと、要求するデータのアドレスを前記メインメモリに出力するためのアドレス出力バスと、前記メインメモリに要求したデータを前記メインメモリから受け取るためのデータ入力バスと、前記メインメモリに要求し、前記データ入力バスを介して受け取ったデータを格納するための複数のバッファ記憶手段と、前記各バッファ記憶手段に対応してそれぞれ設けられ、前記各バッファ記憶手段に記憶されたデータの前記メインメモリでのアドレスをそれぞれ記憶する複数のタグアドレス記憶手段と、前記各バッファ記憶手段に対応してそれぞれ設けられ、前記各バッファ記憶手段に記憶されているデータが有効か無効かをそれぞれ記憶する複数のバリッドフラグ記憶手段と、前記各バッファ記憶手段に対応してそれぞれ設けられ、前記各タグアドレス記憶手段のタグアドレスと前記演算処理装置からのアドレスとを比較し、2つのアドレスが一致するか否かをそれぞれ検出する複数のアドレス比較手段とを有し、前記外部制御回路は、前記複数のアドレス比較手段のいずれかが2つのアドレスの一致したこと検出すると、一致を検出したアドレス比較手段に対応するバッファ記憶手段に格納されているデータに連続するデータの格納場所を示す前記メインメモリのアドレスを生成し、一致を検出したアドレス比較手段に対応するバッファ記憶手段以外のバッファ記憶手段に、前記メインメモリから該当するデータを転送させ、それぞれのバッファ記憶手段に格納させるとともに、生成したアドレスを該当するタグアドレス記憶手段に格納させることを特徴とするプリフェッチバッファ装置。
引用特許：
審査官引用 (5件)
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