特許

J-GLOBAL ID：200903012391605320

半導体装置およびその製造方法

発明者： 渡瀬 和美 ,  藤本 博昭 ,  佐原 隆一 ,  戒能 憲幸 ,  下石坂 望 ,  中村 嘉文 ,  隈川 隆博
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 前田 弘 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-042130
公開番号（公開出願番号）：特開2001-230369
出願日： 2000年02月21日
公開日（公表日）： 2001年08月24日
要約：

【要約】【課題】 多ピン化に対応でき、小型化が可能な半導体装置を提供する。【解決手段】 第1素子電極12が配列された第1半導体素子11と、第2素子電極が配列された第2半導体素子13と、第1素子電極12の一部12bと第2素子電極14とを電気的に接続する接続部材15と、第1半導体素子の主面11aと第2半導体素子の裏面13bとを被覆する絶縁層17と、絶縁層17上に形成され、開口部17内に露出した第1素子電極12bと電気的に接続された配線層22と、配線層22の一部として絶縁層17上に形成された外部電極23とを備える半導体装置10である。

請求項（抜粋）：

複数の第1素子電極が配列された主面を有する第1半導体素子と、複数の第2素子電極が配列された主面であって前記第1半導体素子の前記主面に対向する主面を有する第2半導体素子と、前記第1半導体素子の前記複数の第1素子電極の少なくとも一部と、前記第2半導体素子の前記複数の第2素子電極の少なくとも一部とを電気的に接続する接続部材と、前記第1半導体素子の前記主面と前記第2半導体素子の裏面とを被覆する絶縁層と、前記絶縁層に形成され、前記複数の第1素子電極の少なくとも一部を露出する開口部と、前記絶縁層上に形成され、前記開口部内に露出した前記第1素子電極と電気的に接続された配線層と、前記配線層の一部として前記絶縁層上に形成され、外部機器に電気的に接続可能な複数の外部電極とを備える半導体装置。

IPC (3件)：

H01L 25/065 ,  H01L 25/07 ,  H01L 25/18

引用特許：

審査官引用 (3件)

• 半導体実装構造およびその実装方法
  公報種別：公開公報   出願番号：特願平9-341516   出願人：沖電気工業株式会社
• 特開平1-238049
  
• 半導体装置
  公報種別：公開公報   出願番号：特願平3-287635   出願人：株式会社日立製作所