特許
J-GLOBAL ID:200903012546212410
半導体装置およびその製造方法
発明者:
出願人/特許権者:
代理人 (1件):
小笠原 史朗
公報種別:公開公報
出願番号(国際出願番号):特願2005-211149
公開番号(公開出願番号):特開2007-027622
出願日: 2005年07月21日
公開日(公表日): 2007年02月01日
要約:
【課題】 ノイズや静電気等による大電圧が印加された場合にも、破壊や特性変動を抑制することが可能な高耐圧トランジスタを備えた半導体装置とその製造方法を提供する。【解決手段】 高耐圧トランジスタは、pウェル3に形成されたn型のソース領域10aおよびドレイン領域10bと、ドレイン領域10bとの距離が所定以上となる位置に、ゲート絶縁膜6を介して形成されたゲート電極7と、ソース領域10aおよびドレイン領域10bとゲート電極7の直下領域との間に形成されたLDD領域8a,8bと、LDD領域8a,8bの表面とゲート電極7の側面とを覆って、ソース領域10aおよびドレイン領域10bを露出させる第1絶縁膜(絶縁膜12,サイドウォール9)を備える。ドレイン領域10bの直下領域には、n型不純物拡散領域であるパンチスルーストッパー領域11を備える。【選択図】 図1
請求項(抜粋):
第1導電型の半導体基板に、オフセットゲート構造のMOS型トランジスタを備えた半導体装置であって、
前記オフセットゲート構造のMOS型トランジスタは、
前記半導体基板の表面から内部に形成された第2導電型不純物拡散層であるソース領域およびドレイン領域と、
前記ソース領域とドレイン領域との間の前記半導体基板上であって、かつ、前記ドレイン領域との距離が所定以上となる位置に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ソース領域およびドレイン領域とゲート電極の直下領域との間の前記半導体基板の表面から内部に形成された、前記ソース領域およびドレイン領域より低濃度な第2導電型不純物拡散領域であるLDD領域と、
前記LDD領域の表面と前記ゲート電極の側面とを覆って、前記ソース領域および前記ドレイン領域を露出させる第1絶縁膜と、
前記ソース領域およびドレイン領域の直下領域のうち、少なくともドレイン領域の直下領域に形成された、前記半導体基板より高濃度な第1導電型不純物拡散領域であるパンチスルーストッパー領域とを備える、半導体装置。
IPC (8件):
H01L 21/823
, H01L 27/088
, H01L 21/824
, H01L 29/788
, H01L 29/792
, H01L 27/115
, H01L 21/28
, H01L 29/417
FI (6件):
H01L27/08 102B
, H01L27/08 102C
, H01L29/78 371
, H01L27/10 434
, H01L21/28 301S
, H01L29/50 M
Fターム (59件):
4M104BB20
, 4M104BB21
, 4M104BB25
, 4M104BB26
, 4M104BB28
, 4M104DD02
, 4M104DD84
, 4M104FF14
, 4M104GG09
, 4M104GG10
, 4M104GG14
, 4M104GG18
, 4M104HH20
, 5F048AA05
, 5F048AA07
, 5F048AA09
, 5F048AB01
, 5F048AC01
, 5F048AC03
, 5F048BA01
, 5F048BB01
, 5F048BB03
, 5F048BB06
, 5F048BB08
, 5F048BB10
, 5F048BB12
, 5F048BB16
, 5F048BC03
, 5F048BC05
, 5F048BC06
, 5F048BC18
, 5F048BD04
, 5F048BD10
, 5F048BE03
, 5F048BF06
, 5F048BF15
, 5F048BF16
, 5F048BG13
, 5F048DA25
, 5F083EP02
, 5F083EP23
, 5F083ER21
, 5F083GA28
, 5F083JA35
, 5F083JA53
, 5F083NA01
, 5F083PR21
, 5F083PR37
, 5F083PR42
, 5F083PR43
, 5F083PR52
, 5F083PR53
, 5F083ZA05
, 5F083ZA08
, 5F101BA01
, 5F101BB05
, 5F101BD27
, 5F101BH09
, 5F101BH21
引用特許:
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