特許
J-GLOBAL ID：200903090711572486

半導体装置および半導体装置の製造方法

発明者：
余郷 幸明

余郷 幸明 について

, 
深津 重光

深津 重光 について


出願人/特許権者：
株式会社デンソー

株式会社デンソー について


代理人 (1件)： 伊藤 求馬
公報種別：公開公報
出願番号（国際出願番号）：特願平10-268945
公開番号（公開出願番号）：特開2000-091574
出願日： 1998年09月07日
公開日（公表日）： 2000年03月31日
要約：
【要約】【課題】 オフセットゲート構造のMOS型トランジスタにおいて、ドレイン耐圧を確保しつつサリサイド化することである。【解決手段】 シリコン基板100の表面にゲート部3端とドレイン14間にゲート部3非形成のオフセット領域10aを設けてオフセットゲート構造とし、ゲート部3のゲート電極32、ソース13およびドレイン14の表面をシリサイドとしてトランジスタの抵抗を低減し、オフセット領域10aを非シリサイドとすることで、シリコン基板100のゲート部3端位置とドレイン14とが同電位とならないようにしてゲート部3端における電界集中を防止し、ドレイン耐圧を高めるようにする。
請求項（抜粋）：
シリコン基板にソースおよびドレインを形成し、シリコン基板の表面には、ソースとドレイン間にゲート酸化膜およびポリシリコンのゲート電極を積層してなるゲート部を形成し、ゲート部の側面に絶縁性のスペーサを形成したMOS型のトランジスタであって、シリコン基板の表面に、ゲート部端とドレイン間にゲート部非形成のオフセット領域を設けたオフセットゲート構造のトランジタを有する半導体装置において、上記ゲート電極、上記ソースおよびドレインの表面をシリサイドとし、上記オフセット領域を非シリサイドとしたことを特徴とする半導体装置。
IPC (3件)：
H01L 29/78 ,  H01L 21/8234 ,  H01L 27/088
FI (2件)：
H01L 29/78 301 S ,  H01L 27/08 102 B
Fターム (32件)：
5F040DA10 ,  5F040DA20 ,  5F040DB03 ,  5F040DC01 ,  5F040EB02 ,  5F040EC07 ,  5F040EC13 ,  5F040EF02 ,  5F040EF09 ,  5F040EF18 ,  5F040EH08 ,  5F040EK01 ,  5F040EM01 ,  5F040FA05 ,  5F040FB02 ,  5F040FC11 ,  5F040FC13 ,  5F040FC19 ,  5F040FC21 ,  5F040FC28 ,  5F048AA05 ,  5F048AC03 ,  5F048BA01 ,  5F048BB06 ,  5F048BB09 ,  5F048BC03 ,  5F048BC06 ,  5F048BE03 ,  5F048BF02 ,  5F048BF07 ,  5F048BG01 ,  5F048DA25
引用特許：
審査官引用 (3件)

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