特許
J-GLOBAL ID：200903012562349069

半導体集積回路およびその製造方法

発明者：
小野 祐吉

小野 祐吉 について


出願人/特許権者：
ヤマハ株式会社

ヤマハ株式会社 について


代理人 (1件)： 川▲崎▼ 研二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-097354
公開番号（公開出願番号）：特開平11-297833
出願日： 1998年04月09日
公開日（公表日）： 1999年10月29日
要約：
【要約】【課題】 製造後において特定の論理素子の伝達遅延時間を変更するための設計変更および再度の製造を容易に行うことができる半導体集積回路およびその製造方法を提供する。【解決手段】 伝達遅延時間が問題となりそうな論理素子については、その出力部に(a)〜(c)のいずれかの構成を有するバッファ回路を設ける。これらの各バッファ回路は配線パターンの変更のみにより相互に置換可能である。製造後において、当該論理素子の伝達遅延時間を変更する必要が生じた場合には、バッファ回路の配線パターンの変更により対処する。
請求項（抜粋）：
半導体基板上に複数の論理素子を形成してなり、該複数の論理素子のうち少なくとも一部の論理素子が、a.当該論理素子から出力すべき信号に対応した信号が与えられる複数のゲートおよび前記半導体基板における該複数のゲートの両側の部分に形成された複数の不純物拡散層からなる複数の電界効果トランジスタと、b.前記複数の不純物拡散層のうち少なくとも一部のものを電源線または接地線に接続する配線パターンと、c.他の不純物拡散層のうち少なくとも一部のものを相互に接続する配線パターンであって、当該論理素子の出力端子に対応する配線パターンとを有するバッファ回路を含むことを特徴とする半導体集積回路。
引用特許：
審査官引用 (6件)
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