半導体集積回路

発明者： ,
出願人/特許権者： ,
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-325267
公開番号（公開出願番号）：特開平10-172280
出願日： 1996年12月05日
公開日（公表日）： 1998年06月26日
要約：

【要約】【課題】DRAMの内部降圧電圧を安定して供給することにより外部入力信号のレベルを正確に認識させる。【解決手段】外部電圧供給ノードと第1の降圧出力ノード11aとの間にドレイン・ソース間が接続され、ゲートに外部電圧よりも高い制御電圧が印加される第1のNMOSトランジスタN1と、第1の降圧電圧が動作電圧として供給される第1の回路21と、外部電圧供給ノードと第2の降圧出力ノード12aとの間にソース・ドレイン間が接続され、ゲートに制御電圧が印加され、第1のNMOSトランジスタとは駆動能力が異なり、第2の降圧出力ノードが第1の降圧出力ノードから分離された第2のNMOSトランジスタN2と、第2の降圧出力ノードから第2の降圧電圧が動作電圧として供給される第2の回路22とを具備する。

請求項（抜粋）：

外部電圧が供給される外部電圧供給ノードと第1の降圧電圧を出力する第1の降圧出力ノードとの間にドレイン・ソース間が接続され、ゲートに前記外部電圧よりも高い制御電圧が印加される第1のNチャネルMOSトランジスタを有する第1の降圧回路と、前記第1の降圧出力ノードから前記第1の降圧電圧が動作電圧として供給される第1の回路と、前記外部電圧供給ノードと第2の降圧電圧を出力する第2の降圧出力ノードとの間にソース・ドレイン間が接続され、ゲートに前記制御電圧が印加され、前記第1のNチャネルMOSトランジスタとは幅駆動能力が異なる第2のNチャネルMOSトランジスタを有し、前記第2の降圧出力ノードが前記第1の降圧出力ノードから分離された第2の降圧回路と、前記第2の降圧出力ノードから前記第2の降圧電圧が動作電圧として供給される第2の回路とを具備することを特徴とする半導体集積回路。

IPC (2件)：

G11C 11/407 , G11C 11/413

FI (2件)：

G11C 11/34 354 F , G11C 11/34 335 C

引用特許：

審査官引用 (2件)

半導体記憶装置
公報種別：公開公報出願番号：特願平4-139430 出願人：株式会社東芝
半導体装置
公報種別：公開公報出願番号：特願平5-353883 出願人：株式会社東芝, 東芝マイクロエレクトロニクス株式会社

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