特許
J-GLOBAL ID：200903012743828678

半導体素子収納用パッケージ

発明者：
加藤 秀崇

加藤 秀崇 について


出願人/特許権者：
京セラ株式会社

京セラ株式会社 について


公報種別：公開公報
出願番号（国際出願番号）：特願平11-370308
公開番号（公開出願番号）：特開2001-185636
出願日： 1999年12月27日
公開日（公表日）： 2001年07月06日
要約：
【要約】【課題】半導体パッケージを小型化し、半導体素子と外部電気回路との高周波信号の入出力を伝送損失を小さくして、高速、正確かつ円滑に行うことができるようにすること。【解決手段】入出力端子3は、比誘電率が9未満の略長方形状の誘電体板から成り、上面にその1辺から対向する他辺にかけて形成された線路導体3bとその両側に形成された接地導体層3cとを有する平板部3aと、平板部3aの上面に線路導体3bおよび接地導体層3cを間に挟んで接合された立壁部3dとから構成され、線路導体3bは、1組の入力線路および/または出力線路として2本が形成された差動線路とされているとともに、平板部3aの厚さをt,2本の差動線路の間隔をG,線路導体3bと接地導体層3cとの間隔をWとした場合、0.05mm≦G≦tかつt/2≦W≦3tである。
請求項（抜粋）：
上面に半導体素子が載置される載置部を有する基体と、該基体上面に前記載置部を囲繞するように取着された枠体と、該枠体を貫通してまたは切り欠いて形成された入出力端子の取付部と、該取付部に嵌着された入出力端子とを具備する半導体素子収納用パッケージにおいて、前記入出力端子は、比誘電率が9未満の略長方形状の誘電体板から成り、上面にその1辺から対向する他辺にかけて形成された線路導体とその両側に形成された接地導体層とを有する平板部と、該平板部の上面に前記線路導体および前記接地導体層を間に挟んで接合された立壁部とから構成され、前記線路導体は、1組の入力線路および/または出力線路として2本が形成された差動線路とされているとともに、前記平板部の厚さをt,前記2本の差動線路の間隔をG,前記線路導体と前記接地導体層との間隔をWとした場合、0.05mm≦G≦tかつt/2≦W≦3tであることを特徴とする半導体素子収納用パッケージ。
IPC (3件)：
H01L 23/02 ,  H01L 23/12 301 ,  H01L 31/02
FI (4件)：
H01L 23/02 F ,  H01L 23/02 H ,  H01L 23/12 301 L ,  H01L 31/02 B
Fターム (6件)：
5F088BA02 ,  5F088BB01 ,  5F088JA03 ,  5F088JA10 ,  5F088JA12 ,  5F088JA14
引用特許：
出願人引用 (3件)

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