特許
J-GLOBAL ID：200903012956414605

半導体記憶装置とその試験方法

発明者：
難波 靖弘

難波 靖弘 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 鈴木 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願平10-083180
公開番号（公開出願番号）：特開平11-283397
出願日： 1998年03月30日
公開日（公表日）： 1999年10月15日
要約：
【要約】 (修正有)【課題】 テスティング・バーイン・テスト装置によるテスト時間及び、ディスターブを通常テスタと同等にするDRAMを提供する。【解決手段】 メモリセルアレイ9、ロウデコーダ6、カラムデコーダ7、メモリセルアレイ9のデータ入出力対応のセンスアンプ8と、データアウトバッファ10、データインバッファ11、内部制御信号生成のクロックジェネレータ2、ロウアドレスバッファ4、カラムアドレスバッファ5、内部信号生成回路(CBRCR回路)1、テストモードエントリ判定回路3を備え、CBRCR回路1は、RASB信号誤リセット防止のRTO信号101の生成回路、カス・ビフォア・ラスのタイミングにより生成するCBRBカウンタ信号104の生成回路、及びテストモードエントリ信号を受けRTO信号101をCBRBカウンタ信号104の生成回路に入力するスイッチ回路とを備える。テストモードにエントリにより、通常テスタと同等のショートサイクル・ディスターブの実現が可能になる。
請求項（抜粋）：
テスティング・バーイン・テスト装置を用いて機能テストされる半導体記憶装置において、外部から入力されるクロック信号及びアドレス信号に基づいてテストモードにエントリするテストモードエントリ信号を出力するテストモードエントリ判定回路と、カス・ビフォア・ラスのタイミングにより生成されるCBRリフレッシュ時のCBRBカウンタ信号及び外部RASBクロック信号誤リセット防止のためのRTO信号を生成する内部信号生成回路とを備えており、前記内部信号生成回路は、前記RTO信号を前記CBRBカウンタ信号を生成する回路に入力させるスイッチ回路を備える事を特徴とする半導体記憶装置。
IPC (4件)：
G11C 29/00 671 ,  G01R 31/28 ,  G01R 31/3185 ,  G11C 11/401
FI (4件)：
G11C 29/00 671 F ,  G01R 31/28 B ,  G01R 31/28 W ,  G11C 11/34 371 A
引用特許：
出願人引用 (3件)
  • 半導体メモリのセルフバーンイン回路
    公報種別：公開公報   出願番号：特願平8-011145   出願人：エル・ジー・セミコン・カンパニー・リミテッド
  • 特開平3-069091
  • 半導体装置
    公報種別：公開公報   出願番号：特願平4-192032   出願人：日本電気株式会社
審査官引用 (1件)

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