特許
J-GLOBAL ID：200903013016718769

半導体装置及びその製造方法

発明者：
栗本 一実

栗本 一実 について

, 
加藤 義明

加藤 義明 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (1件)： 前田 弘 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-274544
公開番号（公開出願番号）：特開2003-086590
出願日： 2001年09月11日
公開日（公表日）： 2003年03月20日
要約：
【要約】【課題】 シールリング構造を形成する際に発生するプラズマダメージや配線抵抗のバラツキの小さい半導体装置及びその製造方法を提供する。【解決手段】 素子や下層の配線52,56が設けられた基板上に、層間絶縁膜18を堆積した後、層間絶縁膜18に、内部素子領域においては配線56に到達するヴィアホール70を、チップ領域外周部においては環状パッド16に到達する環状溝30を、それぞれ形成する。次に、層間絶縁膜18の上に形成されたフォトレジスパターンFr2をマスクとするエッチングにより、内部素子領域において、ヴィアホール70よりも広い配線用溝71を形成する。このとき、環状溝30のうちチップ領域外周部の辺部に位置する部分はフォトレジストパターンFr2の一部によって埋められているので、環状溝30の底面から飛散するCu等が低減される。
請求項（抜粋）：
基板上の半導体層の上方に設けられた各々複数の層間絶縁膜及び各々複数の配線からなる複数の配線層と、上記複数の配線層の配線同士又は配線と半導体層とを縦方向に接続するためのプラグと、上記半導体層に設けられた素子,上記配線層及び上記プラグが配置された内部素子領域と、上記半導体層の上に上記複数の層間絶縁膜を貫通して設けられ、上記内部素子領域を囲む環状のシールリングとを備え、上記複数の層間絶縁膜のうち少なくとも1つの層間絶縁膜は、上記複数の配線層のうちの1つの配線層中の配線及び該配線に接続されるプラグの周囲を埋めており、上記シールリングのうち少なくとも1つの層間絶縁膜を貫通する部分は、少なくとも一部が該層間絶縁膜の上端から下端に延びている縦板状の環状壁を有していることを特徴とする半導体装置。
IPC (4件)：
H01L 21/3205 ,  H01L 21/8242 ,  H01L 27/10 481 ,  H01L 27/108
FI (3件)：
H01L 27/10 481 ,  H01L 21/88 S ,  H01L 27/10 681 Z
Fターム (19件)：
5F033HH11 ,  5F033HH19 ,  5F033JJ11 ,  5F033JJ19 ,  5F033KK01 ,  5F033KK11 ,  5F033KK19 ,  5F033MM02 ,  5F033QQ09 ,  5F033QQ37 ,  5F033QQ48 ,  5F033VV00 ,  5F083GA13 ,  5F083JA37 ,  5F083KA20 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083ZA10
引用特許：
審査官引用 (2件)

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