特許
J-GLOBAL ID：200903013393653230
半導体装置、回路基板、半導体装置の製造方法、および、回路基板の製造方法
発明者：
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出願人/特許権者：
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代理人 (1件)：
宮田 金雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-074572
公開番号（公開出願番号）：特開平9-266269
出願日： 1996年03月28日
公開日（公表日）： 1997年10月07日
要約：
【要約】【課題】 電極間隔のファインピッチ化を実現する。【解決手段】 基板1の上主面に配設された導体箔パターン7を通じて半導体素子13と突起状電極12とが電気的に結合している。基板1にはスルーホール2が設けられており、導体箔パターン7と金属板9とが、スルーホール2内の導体メッキ層6を通じて電気的に結合している。スルーホール2の上端部は導体箔パターン7で覆われているために、導体メッキ層6はスルーホール2内にとどまり、導体箔パターン7の上面に積層しない。このため、導体箔パターン7を微細化して、突起状電極12のピッチを狭く設定することが可能である。
請求項（抜粋）：
基板と、当該基板に固定的に連結した半導体素子と、前記基板の一方主面に配設され前記半導体素子に電気的に結合した導体箔パターンと、前記一方主面または他方主面に配列し、前記導体箔パターンを中継して前記半導体素子に電気的に結合した複数の突起状電極とを、備える半導体装置において、前記基板にスルーホールが形成されており、前記導体箔パターンは前記スルーホールの前記一方主面側の端部を覆っており、前記半導体装置は、前記基板の前記他方主面、前記スルーホールの内壁、および、前記スルーホールに対向する前記導体箔パターンの表面を覆うように形成された導体メッキ層を、さらに備えることを特徴とする半導体装置。
FI (2件)：
H01L 23/12 L
, H01L 23/12 Q
