特許
J-GLOBAL ID：200903013545657139

不揮発性半導体メモリ

発明者：
宮川 正

宮川 正 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-278015
公開番号（公開出願番号）：特開平10-125081
出願日： 1996年10月21日
公開日（公表日）： 1998年05月15日
要約：
【要約】【課題】 各ブロックの消去特性(しきい値分布)を同じにする。【解決手段】 消去回路12は、メモリセルアレイ11のブロックBLK(0)〜BLK(n)ごとに設けられる。消去用デコ-ダ13は、ブロック単位の消去では、1つの消去回路12を選択し、全ブロックの消去では、全ての消去回路12を選択する。コンパレ-タ21は、各ブロックから読み出されたデ-タと実際の消去デ-タを比較し、デ-タの消去が行われたか否かを判断する。各消去回路12は、消去動作実行前に第1状態を保持する記憶部を有する。この記憶部は、当該ブロックの全メモリセルのデ-タの消去が行われると第2状態に変化する。第2状態の記憶部を有する消去回路12は、消去用デコ-ダ13により選択されても、メモリセルアレイ11のブロックに消去電圧を供給しない。
請求項（抜粋）：
複数のブロックに分けられたメモリセルアレイと、前記メモリセルアレイの1つのブロックに1つずつ設けられ、前記メモリセルアレイのブロックのメモリセルのデ-タの消去を実行する複数の消去回路と、ブロック単位でメモリセルのデ-タの消去を行う場合に、前記複数の消去回路のうちの1つを選択し、全てのブロックにおいてメモリセルのデ-タの消去を行う場合に、前記複数の消去回路の全てを選択する消去用デコ-ダと、少なくともデ-タの消去が実行されたブロックのメモリセルのデ-タを読み出し、デ-タの消去が行われたか否かを検証するベリファイ手段とを有する不揮発性半導体メモリにおいて、前記複数の消去回路の各々は、デ-タの消去を実行する前に、第1状態を保持する記憶部を有し、前記記憶部は、当該記憶部を含む消去回路が受け持つブロックの全てのメモリセルのデ-タの消去が行われた場合に、前記第1状態から第2状態に変化し、前記第1状態の記憶部を有する消去回路は、前記消去用デコ-ダにより選択されると、前記メモリセルアレイのブロックに消去電圧を供給して、デ-タの消去を実行し、前記第2状態の記憶部を有する消去回路は、前記消去用デコ-ダにより選択されても、前記メモリセルアレイのブロックに消去電圧を供給せず、デ-タの消去を実行しないことを特徴とする不揮発性半導体メモリ。
FI (2件)：
G11C 17/00 612 B ,  G11C 17/00 612 F
引用特許：
審査官引用 (3件)

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