特許
J-GLOBAL ID：200903013561552207

半導体装置およびその製造方法

発明者：
小澤 良夫

小澤 良夫 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2006-299202
公開番号（公開出願番号）：特開2007-294845
出願日： 2006年11月02日
公開日（公表日）： 2007年11月08日
要約：
【課題】低電界ではトンネル電流が流れ難く、かつ、高電界ではトンネル電流が流れ易いトンネル絶縁膜を有してなり、電気的特性の向上が図られた記憶素子を備える半導体装置を提供する。【解決手段】半導体装置15を半導体基板1、トンネル絶縁膜5、および電荷蓄積層6などから構成する。トンネル絶縁膜5は半導体基板1の表面上に設けられている。トンネル絶縁膜5を介して半導体基板1から供給される電荷が蓄えられる電荷蓄積層6は、トンネル絶縁膜5上に少なくとも1つ設けられている。トンネル絶縁膜5のうち少なくとも半導体基板1との界面付近の一部4には、電子ポテンシャルが半導体基板1のフェルミレベルよりも高い電荷トラップ準位が設けられている。【選択図】 図4
請求項（抜粋）：
半導体基板と、 前記半導体基板の表面上に設けられたトンネル絶縁膜と、 前記トンネル絶縁膜上に設けられているとともに、前記トンネル絶縁膜を介して前記半導体基板から供給される電荷が蓄えられる少なくとも1つの電荷蓄積層と、 を具備してなり、前記トンネル絶縁膜のうち少なくとも前記半導体基板との界面付近の一部に電子ポテンシャルが前記半導体基板のフェルミレベルよりも高い電荷トラップ準位が設けられていることを特徴とする半導体装置。
IPC (4件)：
H01L 21/824 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115
FI (2件)：
H01L29/78 371 ,  H01L27/10 434
Fターム (25件)：
5F083EP02 ,  5F083EP23 ,  5F083EP43 ,  5F083EP45 ,  5F083EP76 ,  5F083JA04 ,  5F083JA05 ,  5F083NA01 ,  5F083NA06 ,  5F083PR12 ,  5F083PR15 ,  5F083PR33 ,  5F101BA01 ,  5F101BA26 ,  5F101BA29 ,  5F101BA35 ,  5F101BB05 ,  5F101BD02 ,  5F101BD34 ,  5F101BD35 ,  5F101BH03 ,  5F101BH04 ,  5F101BH05 ,  5F101BH06 ,  5F101BH16
引用特許：
出願人引用 (2件) 審査官引用 (1件)

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