特許
J-GLOBAL ID：200903013602308464

メモリ制御システム

発明者：
中村 伸隆

中村 伸隆 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-331862
公開番号（公開出願番号）：特開平9-171484
出願日： 1995年12月20日
公開日（公表日）： 1997年06月30日
要約：
【要約】【課題】ページヒット判定を高速に実行できるようにし、メモリアクセス速度の高速化を実現する。【解決手段】ページヒット判定回路126は、DRAM論理アドレスではなく、CPUアドレスを用いて、今回のメモリアクセスが前回のメモリアクセスと同一バンク且つ同一ページであるか否かを判定する。ページヒット判定にCPUアドレスを利用することができるのは、アドレス変換回路121によるCPUアドレスからDRAM論理アドレスへのアドレス変換の単位がDRAMバンクのページサイズ以上の値に設定されているからである。よって、アドレス変換動作とページヒット判定動作とを並行して行うことが可能となり、ページヒット判定を高速に行うことができ、メモリアクセス速度の高速化を実現することができる。
請求項（抜粋）：
複数のRAS信号がそれぞれ割り当てられ、互いに独立してアクセス可能な複数のDRAMバンクと、これらDRAMバンクのページサイズ以上の変換単位で、CPUからのメモリアドレスを、前記複数のDRAMバンクに連続して割り当てられたDRAM論理アドレスに変換するアドレス変換手段と、前回のメモリアクセス時におけるCPUからのメモリアドレスを保持し、そのメモリアドレスと今回のメモリアクセス時におけるCPUからのメモリアドレスとを比較し、一致した時に今回のメモリアクセスが前回のメモリアクセスと同一バンク且つ同一ページであることを示すページヒット信号を出力するページヒット判定手段と、前記アドレス変換手段から出力されるDRAM論理アドレスをデコードして、どのDRAMバンクのRAS信号を出力するかを決定するRASデコーダであって、前記ぺージヒット信号が出力された時、DRAMページモードアクセスのためのRAS信号出力制御を行うRASデコーダとを具備することを特徴するメモリ制御システム。
引用特許：
審査官引用 (5件)
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